Dynamisch herconfigureerbare partoonherkenning voor reguliere expressies op FPGA

Transcriptie

1 Dynamisch herconfigureerbare partoonherkenning voor reguliere expressies op FPGA Mattias Merlier Promotor: prof. dr. ir. Dirk Stroobandt Begeleiders: ir. Karel Bruneel, ir. Tom Davidson, ir. Brahim Al Farisi Masterproef ingediend tot het behalen van de academische graad van Master in de ingenieurswetenschappen: computerwetenschappen Vakgroep Elektronica en Informatiesystemen Voorzitter: prof. dr. ir. Jan Van Campenhout Faculteit Ingenieurswetenschappen en Architectuur Academiejaar

2

3 Dynamisch herconfigureerbare partoonherkenning voor reguliere expressies op FPGA Mattias Merlier Promotor: prof. dr. ir. Dirk Stroobandt Begeleiders: ir. Karel Bruneel, ir. Tom Davidson, ir. Brahim Al Farisi Masterproef ingediend tot het behalen van de academische graad van Master in de ingenieurswetenschappen: computerwetenschappen Vakgroep Elektronica en Informatiesystemen Voorzitter: prof. dr. ir. Jan Van Campenhout Faculteit Ingenieurswetenschappen en Architectuur Academiejaar

4 Dankwoord Het schrijven van een masterproef is niet evident, er gaat namelijk heel wat aan vooraf. Het is het hoogtepunt van vijf jaar studies aan de universiteit. Ik zou dan ook heel wat mensen willen bedanken die hebben bijgedragen aan het verwezenlijken van dit document. In een soort van chronologische volgorde wens ik dan ook volgende personen te bedanken: Mijn ouders, die mij de mogelijkheid hebben gegeven om hogere studies te volgen. Al mijn kameraden en medestudenten in de loop van mijn studieloopbaan. Zonder jullie zou het verlopen van de voorbije vijf jaar waarschijnlijk een stuk minder draaglijk zijn. Familie, vrienden en vriendin voor de (brood)nodige ontspanning. Mijn begeleiders, Tom, Karel en Brahim voor de uitstekende begeleiding in de loop van het jaar. Alle leden van het leesteam, om er de soms schaamtelijke taalfouten uit te halen. Bedankt iedereen! Mattias Merlier, juni 2011 i

5 Toelating tot bruikleen De auteur geeft de toelating deze masterproef voor consultatie beschikbaar te stellen en delen van de masterproef te kopiren voor persoonlijk gebruik. Elk ander gebruik valt onder de beperkingen van het auteursrecht, in het bijzonder met betrekking tot de verplichting de bron uitdrukkelijk te vermelden bij het aanhalen van resultaten uit deze masterproef. Mattias Merlier, juni 2011 ii

6 Dynamisch herconfigureerbare partoonherkenning voor reguliere expressies op FPGA door Mattias Merlier Masterproef ingediend tot het behalen van de academische graad van Master in de ingenieurswetenschappen: Computerwetenschappen Afstudeerrichting: Ingebedde Systemen Academiejaar Promotor: Prof. Dr. Ir. D. Stroobandt Begeleiders: Ir. K. Bruneel, Ir. T. Davidson, Ir. B. Al Farisi Faculteit Ingenieurswetenschappen en Architectuur Universiteit Gent Vakgroep Elektronica en Informatiesystemen Voorzitter: Prof. Dr. Ir. J. Van Campenhout Samenvatting In deze masterproef wordt besproken hoe een volledig dynamische patroonherkenner voor reguliere expressies kan worden opgebouwd. Dit gebeurt door te vertrekken van een bestaande patroonherkenner uit de literatuur, deze uit te breiden en te optimaliseren. De voornaamste optimalisaties gebeuren door gebruik te maken van de techniek van parametriseerbare configuraties en door de architectuur af te stemmen op de toepassing die voor ogen is. Trefwoorden Reguliere-expressieherkenning, FPGA, Run-time herconfiguratie

7 Dynamic Reconfigurable Pattern Matcher for Regular Expressions on FPGA Mattias Merlier Supervisor(s): ir. Karel Bruneel, ir. Tom Davidson, ir. Brahim Al Farisi Abstract In this article we describe how to expand a partially dynamic reconfigurable pattern matcher for regular expressions presented in previous work by Divyasree and Rajashekar [2]. The resulting pattern matcher is fully dynamic reconfigurable. Methods are presented to adapt the pattern matcher to the application. By doing this the pattern matcher s performance increases. The design is targeted for use with parameterizable reconfigurations. Keywords Regular Expression Matching, FPGA, Run-Time reconfigurable hardware. I. INTRODUCTION REGULAR expressions are widely used in the domain of Computer Sciences. Regular expressions describe patterns in a confined and standardized way. Table I shows an overview of the possible syntax. Applications that use regular expressions range from scripting languages (eg. php) to Network Intrusion Detection Systems (NIDS) such as Snort. Regular expression matching is a computationally intensive problem. Furthermore the patterns that have to be matched vary frequently. Because of this pattern matching is usually done in software, which is extremely flexible. Snort is a widly used NIDS, which has a pure software-based matching engine. The payload of network packets has to be matched with a database of regular expressions. Based on the matching, malicious packets will be dropped. As network rates are increasing to higher data-rates, so is the need for high performance systems. The inherent sequential nature of software limits the performance of such a regular expression matcher, especially for large sets of expressions. Hardware solutions are inherently parallel and should be able to provide greater performance. Network security applications require frequent updates of the regular expression database. To support this, reconfigurable hardware like FPGAs can be used for the implementation. The normal update process includes regeneration of the HDL, synthesis, place and route (PAR) and completely reconfiguration of the FPGA. This complete process is called the toolflow for configuring FPGAs. This generation process might take up to a few hours, especially for large sets of patterns. The proposed solution uses parameterizable reconfigurations. With this new technique dynamic an FPGA design can be made reconfigurable automatically. In this technique all NP hard problems in the FPGA toolflow are solved off line. On line generation is used for specializing the design, this takes in the order of milliseconds. II. PARAMETERIZABLE RECONFIGURATIONS The technique of parameterizable reconfigurations is a stateof-the-art method for designing dynamic reconfigurable hardware on the Hardware Description Language (HDL) level [1]. TABLE I SUPPORTED REGULAR EXPRESSION SYNTAX Syntax Description a All ASCII alpanumerics ˆ$*+? ()[{.-\ Metacharacter, each of these has a special meaning. Dot: matches any character other than newline \? Backslash combined with a metacharacter reduces them to their literal meaning [abc] Characterclass, matches each character within brackets [ˆabc] Reversed characterclass, matches any character other than these between brackets [a-za-e] Characterclass with range RegExp1RegExp2 Concatenation: Regular expression 1 followed by regular expression 2. RegExp1 RegExp2 Union: Regular expression 1 OR regular expression 2. RegExp Kleene Star: Matches zero or more occurences of the regular expression RegExp+ Plus: Matches one or more occurences of the regular expression RegExp? Question Mark: Matches zero or one occurences of the regular expression RegExp{M,N} Constraint Repetition herhaling. Matches between M and N occurences of the regular expression ˆRegExp Caret. Only matches the regular expression at the beginning of the string. RegExp$ Dollar. Only matches the regular expression at the end of the string. Flags i s m Description Case sensitivity Dot (.) matches any character, including newline ˆ en $ match at each newline The resulting hardware is run-time reconfigurable which means that the FPGA does not have to be shut down during a change of functionality. The functionality is changed by overwriting the thruth-tables of the LUTS. Because the structure of the circuit does not change, we do not have to go through the complete toolflow. This results in a fast reconfiguration. III. PREVIOUS WORK Most of the work done around implementing regular expressions on hardware requires the complete regeneration of the hardware. These designs aren t suitable for applications where fast dynamic reconfiguration is required. However there are three exceptions. The first approach is the ASIC implementation of Brodie et al. [3]. This design uses memory which describes the regular expressions. Overwriting this memory results in other regular expressions, which allows for run-time reconfiguration. The second approach is the microcontroller implementation of Baker et al. on FPGA [4]. Similar to the first approach, overwriting the memory changes the functionality. Lastly Divyasree and Rajashekar propose a pattern matcher built by generic blocks in cascade [2]. The generic blocks are able to implement regular expressions and are dynamic reconfigurable to a certain degree. Reconfiguration is done by changing the configuration inputs of the generic blocks. This approach will be used as starting point. Figure 1 shows the architecture of the regular expression matcher from [2] which will be modified. A. Limitations The proposed architecture for a dynamic pattern matcher by Divyasree and Rajashekar has a few limitations and shortcomings when in need of a fully dynamic pattern matcher.

8 Input characters 8 1-bit character signals Global Decoder G G G G G G G G... G G... G G Fig. 1. Architecture of starting point N regular expressions of varying but fixed length First of all the proposed implementation is optimized by designing on low level. When small changes (such as the number of bits of the used counter decoder) have to be made, these changes also have to be made on this low level, thus increasing the design cost. Secondly, dynamic character changes are not possible. For example the regular expression a + b c? can be changed dynamically to a b{5}c+, but not to d + b c?. This problem is a result of the used architecture: a global decoder receives the incoming character and sends a one-bit matching signal to each generic block. The routing in the design is fixed and the decoder is static. A character change on a generic block thus requires the complete rerun of the toolflow. The third limitation involves the use of character classes, special characters and flags. These functionalities are possible with the proposed architecture but they are not dynamically adaptable. Lastly the proposed architecture comprises of regular expressions of static length, the length of a given regular expression cannot be increased or decreased once implemented in the regular expression matcher. IV. PROPOSED SOLUTIONS AND RESULTS The proposed solutions try to tackle the limitations described above. A. Parameterizable configurations With the use of parameterizable configurations the design can be done on a high level such as VHDL. This results in efficient development of basic blocks. Experiments have shown that using this technique on the basic generic block results in a circuit with the same area size of the manually optimized design. Every approach suggested in this paper uses parameterizable configurations wherever this is possible. B. Dynamic character changes To support dynamic character changes, two methods are proposed. The first one extends the current generic block and the second modifies the global decoder. The proposed solutions also enable efficient usage of character classes and special characters. Additionally with these approaches the /i and /s flags can be dynamically changed. B.1 Extending the generic block In the first approach the global decoder is omitted and the generic block is extended. Each generic block now receives 8 character bits instead of one. Each extended generic block can be configured to match any character, a special character, a character class or a combination of one or more. The set of possible character classes and special characters is limited but should suffice in practical situations. The minimum additional cost for an extended generic block is 3 LUTS. B.2 Dynamic global decoder In the second approach we keep the basic generic block and extend the decoder to provide dynamic character changes. The design is RAM based. On an FPGA we can use distributed RAM or Block RAMs to implement the design, depending on the available hardware resources. The distributed RAM method uses 17 LUTS per generic block whereas for use with BRAM we need 256 bits per generic block. With this method, all possible character classes and special characters can be implemented. C. Introduction of S-block In order to support a variable regular expression length, we need an additional block, the S-block. The S-block is placed in between generic blocks (basic or extended). The S-block has two modes, start-stop and connect-through. The mode is chosen by a configuration input. When in start-stop mode, the regular expression formed by the former generic blocks ends here and a new regular expression starts with the next generic block. In the second mode, the signals coming from the previous generic block are put through to the next block. Because the modes of the S-block can be changed dynamically, regular expressions can vary in length. This is shown on figure 2. The S-block also allows dynamic change of the /m flag. The cost of this block is 8 LUTS. start-stop connect-through S G S G S G S G S... Expression of length 1 Expression of length 3 Fig. 2. Introduction of S-block V. CONCLUSION The original dynamic pattern matcher can be extended and optimized. This results in a fully dynamic pattern matcher for regular expressions and can be used in practice. REFERENCES [1] K. Bruneel, P. Bertels, and D. Stroobandt, A method for fast hardware specialization at run-time, in FPL (K. Bertels, W. A. Najjar, A. J. van Genderen, and S. Vassiliadis, eds.), pp , IEEE, [2] J. Divyasree, H. Rajashekar, and K. Varghese, Dynamically reconfigurable regular expression matching architecture, in Proceedings of the 2008 International Conference on Application-Specific Systems, Architectures and Processors, (Washington, DC, USA), pp , IEEE Computer Society, [3] B. C. Brodie, D. E. Taylor, and R. K. Cytron, A scalable architecture for high-throughput regular-expression pattern matching, SIGARCH Comput. Archit. News, vol. 34, pp , May [4] Z. K. Baker, H. jip Jung, and V. K. Prasanna, Regular expression software deceleration for intrusion detection systems, in in 16th International Conference on Field Programmable Logic and Applications (FPL06, pp , 2006.

9 Inhoudsopgave Dankwoord i Toelating tot bruikleen ii Overzicht iii Extended abstract iv Inhoudsopgave vi Gebruikte afkortingen ix 1 Inleiding Probleemstelling Doelstelling Opbouw Reguliere expressies Inleiding Syntax Eindigetoestandsautomaten Toepassingen Snort vi

10 Inhoudsopgave 3 Parametriseerbare herconfiguratie op FPGA Basisconcepten FPGA Architectuur Toolflow Parametriseerbare configuratie Klassieke run-time herconfiguratie Parametriseerbare configuratie Voorbeeld decoder Reguliere expressies herkennen op hardware Overzicht Hardware vriendelijke reguliere expressies Snort Dynamische patroonherkenners Uitdieping artikel Architectuur patroonherkenner Globale decoder Generiek blokje Optimalisaties Implementatie van automaat Optionele encoder Klokfrequentie Beperkingen Volledig dynamische patroonherkenner voor reguliere expressies Toepassing van parametriseerbare configuratie Dynamische karakterverandering Karakterherkenningsblok Dynamische globale decoder vii

11 Inhoudsopgave Samenvatting Reguliere expressies van variabele lengte Op basis van verdeling Toevoegen van S-blok Praktisch gebruik van dynamische patroonherkenner Optimalisaties Generiek blok-niveau Expressieniveau Systeemintegratie Combinatie met statische patroonherkenner Combinatie met software patroonherkenner Ontwerpen van een dynamische patroonherkenner Conclusies en toekomstig werk Conclusies Toekomstig werk A Syntax van PCRE 56 B Snort overzicht 59 C Kost van de functionaliteiten 62 Lijst van figuren 67 Lijst van tabellen 68 viii

12 Gebruikte afkortingen ASCII ASIC BRAM CAD CM DFA DNA DRAM I/O ELIS FF FIR FPGA HDL KHB LUT NFA PCRE PLA POSIX RAM American Standard Code for Information Interchange Application-Specific Integrated Circuit Block RAM Computer-Aided Design Configuratie Manager Deterministic Finite Automaton Deterministische eindigetoestandsautomaat Desoxyribonucleïnezuur Distributed RAM Gedistribueerd RAM Input/Output Elektronica en Informatiesystemen Flip-flop Finite Impulse Response Field Programmable Gate Array Hardware Description Language Karakterherkenningsblok Look-Up Table Nondeterministic Finite Automaton Nietdeterministische eindigetoestandsautomaat Perl Compatible Regular Expressions Programmable Logic Arrays Portable Operating-System Interface Random-access memory ix

13 Inhoudsopgave ROM SRAM TLUT TPC USB VHDL VHSIC Read Only Memory Statische RAM Tunable Look-Up Table Techniek van parametriseerbare configuratie Universele Seriële Bus VHSIC Hardware Description Language Very High Speed Integrated Circuit x

14 Hoofdstuk 1 Inleiding Dynamisch herconfigureerbare patroonherkenning voor reguliere expressies op FPGA is waarschijnlijk niet de meest tot de verbeelding sprekende titel. Dit document begint met inleidende hoofdstukken die enkele benodigde basisbegrippen uitleggen en waarbij iets dieper wordt ingegaan op de stukken die relevant zijn voor deze masterproef. Na deze inleidende hoofdstukken ga ik wat dieper in op het bestaande werk en de tekortkomingen ervan. Hierna volgt dan het toelichten van mijn werk en de bespreking van de resultaten. Patroonherkenning bestaat erin om één of meerdere gegeven patronen te herkennen in ruwe, ongezuiverde gegevens. Dit kan gaan van het zoeken naar een specifiek woord in een tekst tot het herkennen van bepaalde patronen in een DNA sequentie. Andere mogelijkheden zijn visuele patronen, muziekpatronen enzovoort. In deze masterproef wordt de focus gelegd op tekstuele patronen en gegevens. In het domein van de computerwetenschappen wordt er veel van dit soort data gebruik gemaakt, denken we maar aan de vele tekstdocumenten of unix pijplijnen. Om deze patronen te beschrijven kunnen we gebruik maken van reguliere expressies. Reguliere expressies komen voort uit de wiskunde, meer bepaald uit de theorie van de formele talen. Een reguliere expressie beschrijft een verzameling mogelijke karaktercombinaties zonder deze allemaal op te sommen. Deze verzameling kan oneindig veel elementen bevatten. 1.1 Probleemstelling Reguliere expressies herkennen gebeurt tegenwoordig vooral in software omdat in de meeste toepassingen een beperkt aantal reguliere expressies tegelijk moet herkend worden. Wanneer echter vele reguliere expressies tegelijk moeten herkend worden, dan speelt het sequentiële karakter van software hier sterk in het nadeel. Dat zulke toepassingen bestaan bewijst Snort. Dit is een geavanceerde firewall waarbij aan diepe pakket inspectie gedaan wordt; hierbij wordt de data van een netwerkpakket vergeleken met een databank van regels. Een groot deel van die regels maken gebruik van reguliere expressies. Het aantal regels in de databank kan oplopen tot een paar duizend zodat een parallelle aanpak (zoals hardware) de voorkeur krijgt. 1

15 Hoofdstuk 1. Inleiding De grote eigenschap van software is dat dit heel flexibel is. Indien de reguliere expressies moeten veranderd worden is dit kinderspel in software. Indien we hardware wensen te gebruiken krijgen we een ander verhaal. Flexibele hardware ontwikkelen brengt een grote hardwarekost met zich mee, en is doorgaans minder efficiënt. In het geval van Snort veranderen de regels uit de databank regelmatig, tot meerdere keren per dag, zodat een flexibele aanpak vereist is. Is het wel mogelijk om reguliere expressies efficiënt te implementeren in hardware én zijn de reguliere expressies dan wel dynamisch aanpasbaar? Hier stelt het probleem zich. Bestaande implementaties zijn ofwel niet efficiënt genoeg of niet dynamisch aanpasbaar. 1.2 Doelstelling Het doel van deze masterproef is het ontwerp en de optimalisatie van een patroonherkenner voor reguliere expressies die snel aanpasbaar moet zijn. Er is gekozen voor een aanpak op Field Programmable Gate Array (FPGA). Dit is een hardwareplatform dat herconfigureerbaar is. Omdat een FPGA herconfigureerbaar is kunnen we telkens wanneer de patronen moeten veranderen een nieuwe configuratie (online) genereren en in de FPGA laden. Er zijn verschillende manieren om te bepalen welke configuratie in de FPGA geladen moet worden. Een eerste mogelijkheid is om de configuratie volledig te genereren wanneer dat nodig is. Het grote probleem bij deze on-line generatie is de grote hoeveelheid tijd die nodig is om zo een specifieke configuratie te genereren. Dit kan oplopen tot een paar uur. Een tweede aanpak is dat we op voorhand alle mogelijke combinaties van patronen bepalen, de bijhorende configuraties offline aanmaken en vervolgens opslaan in een databank. Wanneer de patronen dan moeten veranderen, halen we de bijhorende configuratie uit de databank en laden deze in in de FPGA. Het probleem met de tweede aanpak is dat het aantal mogelijke combinaties zeer groot kan zijn en dat de benodigde opslagruimte om deze op te slaan te groot wordt. Aan de vakgroep Elektronica en Informatiesystemen (ELIS) is onlangs een techniek ontwikkeld die de twee voorgaande aanpakken combineert: specifieke configuraties kunnen gegenereerd worden in een fractie van de tijd die vroeger nodig was en de benodigde geheugenruimte is beperkt. In deze masterproef zal gebruik gemaakt worden van deze nieuwe techniek om het ontwerp te optimaliseren. 1.3 Opbouw De opbouw van dit document is als volgt: in dit hoofdstuk werd een korte inleiding gegeven, alsook de probleemstelling en de doelstelling. Hoofdstuk 2 handelt over reguliere expressies en gaat dieper in op een belangrijke toepassing ervan, namelijk Snort. In hoofdstuk 3 worden de basisprincipes van FPGA uitgelegd en wordt de techniek van parametriseerbare configuraties uitgediept. Vervolgens worden de uitgelegde begrippen uit voorgaande hoofdstukken gecombineerd en begint vanaf hoofdstuk 4 het eigenlijke werk van deze masterproef, nl. het 2

16 Hoofdstuk 1. Inleiding implementeren van reguliere expressies op hardware. In hoofdstuk 4 wordt een overzicht gegeven van het relevante werk in de literatuur en wordt er dieper ingegaan op het artikel dat het vertrekpunt van de masterproef is. In dit artikel wordt een patroonherkenner voorgesteld die beperkt dynamisch herconfigureerbaar is. In hoofdstuk 5 wordt deze dan uitgebreidt tot een volledig dynamische patroonherkenner. Uiteindelijk wordt in hoofdstuk 6 besproken hoe een praktisch bruikbare en efficiënte patroonherkenner kan ontworpen worden door ondermeer gebruik te maken van de voorgestelde technieken uit hoofdstuk 4. In hoofdstuk 7 worden dan uiteindelijk de voornaamste conclusies geformuleerd en wordt een overzicht geschetst voor het toekomstig werk. 3

17 Hoofdstuk 2 Reguliere expressies 2.1 Inleiding Een reguliere expressie over een alfabet Σ is een formele manier om patronen op een beknopte en flexibele manier te beschrijven. De American Standard Code for Information Interchange (ASCII) -tekenset is een voorbeeld van een alfabet [1]. In deze masterproef zal uitsluitend gewerkt worden met de ASCII-tekenset als alfabet. Een ander alfabet kan bijvoorbeeld gebruikt worden in een DNA-toepassing. Dan bestaat het alfabet uit de vier basiselementen: guanine (G), cytosine (C), adenine (A) en thymine (T). Door de combinatie van verschillende symbolen uit het alfabet krijgen we een zogenaamde string. Deze string wordt aangelegd aan een patroonherkenner die er één of meerdere reguliere expressies in kan herkennen. Een reguliere expressie is geschreven in een formele taal. Dit is een kunstmatig ontworpen taal met een strikte opbouw en structuur. De beschrijving van deze opbouw en structuur wordt de syntax genoemd. Doordat reguliere expressies aan strikte regels moeten voldoen kunnen computers deze gemakkelijk verwerken. Enkele voorbeelden van reguliere expressies: [dkl]at herkent dat, kat en lat T. S herkent iedere karaktercombinatie dat begint met een T en eindigt op een S, tussenin kan een willekeurige combinatie van karaktertekens voorkomen. Ook de lengte is niet gespecifieerd. Deze expressie herkent onder andere: T S, T ROS, T HESIS en T \%9*.S [0-9]{3} herkent getallen bestaande uit exact drie cijfers 2.2 Syntax De syntax blijft in grote lijnen een gemeenschappelijke conventie volgen maar verschilt in details van programmma tot programma. In een poging om de syntax te standaardiseren zijn er twee algemene basis versies, de Portable Operating-System Interface (POSIX) en de 4

18 Hoofdstuk 2. Reguliere expressies Perl standaard voortgevloeid. De POSIX standaard is dan nog opgesplitst in een basis en een uitgebreide versie. De syntax die tegenwoordig het meest gebruikt word is deze van Perl. Deze is consistenter en rijker dan de POSIX basis-en uitgebreide standaarden. Deze eigenschap heeft er dan ook voor gezorgd dat veel programma s en programmeertalen deze Perl aanpak hebben overgenomen als basis. Enkele voorbeelden zijn Java, JavaScript, Python, Ruby, het.net Framework van Microsoft en de W3C s XML Schema s. De syntax die in deze masterproef gebruikt zal worden is gebaseerd op de Perl Compatible Regular Expressions (PCRE). De reden hiervoor is dat in de literatuur het meest met PCRE gewerkt wordt en ook Snort gebruikt deze syntax. Een samenvatting van de PCRE syntax staat weergegeven op tabel 2.1. In de bijlage in tabellen A.1, A.2 en A.3 wordt een completer overzicht gegeven van de gebruikte syntax. Bij PCRE is het mogelijk om vlaggen mee te geven na de reguliere expressie, welke zorgen voor beter leesbare uitdrukkingen. Vlaggen worden na de reguliere expressie toegevoegd, na een slash. De reguliere expressie ab/i beschrijft een hoofdletterongevoelige uitdrukking waarbij ab, Ab, ab en AB herkend worden. Merk op dat de reguliere expressie ook herschreven kan worden zonder gebruik te maken van een vlag: (a A)(b B). Tabel 2.1: Samenvatting van de gebruikte syntax Syntax Omschrijving a Alle ASCII-karakters behalve meta-karakters, herkent één karakter. ^$*+? ()[{.-\ Meta-karakters, elk van deze heeft een speciale betekenis.. Herkent elk karakter behalve een nieuwe lijn. \? Backslash voor een meta-karakter brengt deze terug naar hun letterlijke betekenis. [abc] Karakterklasse, herkent elk karakter binnen de vierkante haakjes. [^abc] Omgekeerde karakterklasse, herkent elk karakter behalve deze binnen de vierkante haakjes. [a-za-e] Karakter klasse met bereik. RegExp1RegExp2 Concatenatie. Reguliere expressie 1 gevolgd door reguliere expressie 2. RegExp1 Reg- Unie. Reguliere expressie 1 of reguliere expressie 2. Exp2 RegExp* Kleense Ster. Herkent nul of meer keer de voorgaande reguliere expressie. RegExp+ Plus. Herkent ëën of meer keer de voorgaande reguliere expressie. RegExp? Vraagteken. Herkent nul of meer keer de voorgaande reguliere expressie. RegExp{M,N} Beperkte herhaling. Herkent wanner de voorgaande reguliere expressie tussen N en M keer is voorgekomen. ^RegExp Dakje. Herkent de reguliere expressie enkel in het begin van de data. RegExp$ Dollar. Herkent de reguliere expressie enkel op het eind van de data. Vlaggen i s m Omschrijving Hoofdletterongevoeligheid Een. herkent ieder karakter, inclusief het nieuwelijn-karakter ^ en $ worden herkend aan het begin, respectievelijk eind van iedere nieuwe lijn 5

19 Hoofdstuk 2. Reguliere expressies 2.3 Eindigetoestandsautomaten Om reguliere expressies te herkennen gebruikt men eindige toestandsautomaten. Een eindige toestandsautomaat is een model voor het gedrag van een systeem, bestaande uit een eindig aantal toestanden, overgangen tussen die toestanden en acties horende bij die overgangen en/of toestanden [2]. Er zijn twee soorten eindigetoestandsautomaten: deterministische (DFA) en niet-deterministische (NFA). De afkortingen staan voor hun engelse vertaling. Een DFA kan zich slechts in één toestand bevinden terwijl een NFA zich in meerdere actieve toestanden tegelijk kan bevinden. De herkenning van een reguliere expressie begint in de starttoestand en consumeert één karakter van de aangelegde karakterstring per keer. Afhankelijk van de waarde van dit karakter zal de automaat al dan niet naar een (of meerdere) volgende toestand(en) overgaan. Bij NFA s zijn ook ongelabelde transities mogelijk, genoemd ɛ-transities. Wanneer een NFA zich in een toestand bevindt met een ɛ-transitie, dan wordt de toestand waarnaar deze verwijst ook actief. In figuur 2.1 worden de DFA en NFA van een voorbeeld reguliere expressie getoond. Het alfabet, de verzameling karakters die de automaat kan verwerken, is {x, y}. De expressie (x y) x{2} betekent dat er eerst 0 of meer x of y karakters mogen voorkomen, gevolgd door exact 2 keer x. Geldige strings zijn bijvoorbeeld xx, yxx, yyxx, yxxx. De automaat begint in de starttoestand, aangeduid met de startpijl. Wanneer de automaat zich in de eindtoestand bevindt, in de figuur aangeduid met dubbele omlijning, dan is de reguliere expressie herkend. Figuur 2.1: DFA (links) en NFA (rechts) representaties van de reguliere expressie (x y) x{2} Een DFA voorstelling kan efficiënter in software worden geïmplementeerd dan NFA s omdat dan maar één toestand moet bijgehouden worden, namelijk deze waarin de automaat zich bevindt. Er moet ook slechts één volgende toestand berekend worden. Dit is duidelijk niet het geval bij NFA s, de automaat kan zich in een variabel aantal toestanden bevinden. Het nadeel van DFA s is dat deze aan toestandsexplosie lijden: voor eenzelfde reguliere expressie kan het aantal benodigde toestanden van de DFA vele malen groter zijn dan voor de NFA. Een worst-case studie toont aan dat het aantal benodigde toestanden van een DFA van exponentiële orde is (in functie van de lengte van de reguliere expressie) terwijl dit bij een NFA lineair is [3, 4]. Een eenvoudig voorbeeld is te zien in figuur

20 Hoofdstuk 2. Reguliere expressies Figuur 2.2: Toestandsexplosie van DFA voor de reguliere expressie (x y) y(x y){2}. 2.4 Toepassingen Reguliere expressies hebben vele toepassingen in de praktijk: Tekstverwerkende programma s waarbij de gebruiker op zoek is naar een bepaald patroon in een gegeven tekstdocument (bv. grep) of waarbij de gevonden patronen vervangen worden (bv. sed). Een eenvoudige variant in besturingssystemen, dit gebeurt meestal onder de vorm van jokertekens die dan gebruikt kunnen worden bij het zoeken naar bestandsnamen. In de front-end van compilers, waarbij de broncode wordt omgezet naar een interne representatie (lexicale en syntactische analyse). In het domein van de bio-informatica waarbij aan patroonanalyse gedaan wordt op DNA en/of proteïne moleculen. Hiervoor is een gespecialiseerd programma ontwikkeld genaamd biogrep. Dit is gebaseerd op Perl en grep, geoptimaliseerd voor patroonanalyse in de biologie. Netwerkintrusiedectieprogramma s zoals Snort waarbij in tegenstelling tot traditionele firewalls niet enkel de header wordt gecontroleerd maar ook de data in het netwerkpakket zelf. Deze data wordt vergeleken met een databank van regels, waarin reguliere expressies kunnen gebruikt worden. In deze masterproef worden de implementaties en optimalisaties getest aan de hand van de Snort databank. Om deze reden staat in de volgende sectie wat meer over Snort. 7

21 Hoofdstuk 2. Reguliere expressies 2.5 Snort Snort is een gratis netwerkintrusiedetectie en intrusiepreventie systeem ontwikkeld door Martin Roesch in 1998 [5]. Deze software wordt wereldwijd gebruikt om netwerken te beschermen tegen aanvallen. Het systeem analyseert in ware tijd de netwerkpakketten en vergelijkt deze met een databank aan regels. De standaardregels worden voorzien door de Snort-gemeenschap en gebruikers kunnen indien gewenst ook hun eigen regels toevoegen. Deze regels beschrijven hoe een netwerk pakket van een aanval eruitziet. Naast de beschrijving van de header -zoals gebeurt in traditionele firewalls- wordt ook de inhoud van het pakket beschreven. Dit kan met behulp van statische patronen, wat neerkomt op woorden en/of karaktercombinaties, of met dynamische patronen waarbij men dus reguliere expressies gebruikt. Het gebruik van reguliere expressies is relatief nieuw en hun aandeel in de databank blijft stijgen. De databank wordt regelmatig bijgewerkt, tot meerdere keren per dag. Aangezien een Snort-systeem op software draait en dit intrinsiek sequentieel is, is het dan ook logisch dat hoe meer regels er zijn, des te trager het systeem zal werken. Er zijn wel een aantal optimalisaties zodat niet alle regels één per één moeten overlopen worden. Zo wordt er voor gezorgd dat gemeenschappelijke delen van regels slechts eenmalig gecontroleerd moeten worden. Een Snort-systeem wordt typisch geconfigureerd zodat de software een optimale doorvoersnelheid kan halen. Zo wordt er gekeken naar het interne netwerk en worden regels al dan niet geactiveerd. Wanneer er bijvoorbeeld een databankserver in het netwerk draait dan is het activeren van de SQL-regels een goede zet. Deze zijn uiteraard overbodig bij de gemiddelde thuisnetwerken. De databank bevat op het moment van schrijven ongeveer regels, waarvan standaard geactiveerd zijn. De helft van deze gebruikt een reguliere expressie om de patronen te beschrijven, de andere helft werkt met statische patronen. Een gemiddeld Snort-systeem heeft een doorvoersnelheid van Mb/sec terwijl een systeem afgestemd voor een specifieke toepassing Mb/sec kan halen. 8

22 Hoofdstuk 3 Parametriseerbare herconfiguratie op FPGA Vooraleer het concept van parametriseerbare herconfiguratie uitgelegd kan worden, worden eerst de benodigde basisconcepten over FPGA s aangehaald. Een uitgebreider overzicht over FPGA s en CAD-programma s is te vinden in [6]. De figuren uit dit hoofdstuk komen grotendeels uit het doctoraat van ir. Karel Bruneel en bijhorende presentatie. 3.1 Basisconcepten FPGA Architectuur FPGA staat voor Field Programmable Gate Array en is een geïntegreerde schakeling die configureerbaar is tot een willekeurig digitaal circuit. De FPGA is de tegenhanger van het Application-Specific Integrated Circuit (ASIC), die ook een geïntegreerde schakeling is, maar ontworpen voor één bepaalde toepassing. De hardware die gemaakt wordt kan nadien niet meer aangepast worden. Over het algemeen, en in voldoende grote oplages, is een ASIC goedkoper dan een FPGA. Omdat ASIC s geoptimaliseerd zijn voor 1 enkele taak zijn ze vaak ook sneller dan FPGA implementaties. Een basis FPGA bestaat uit 3 elementen: logische blokken, programmeerbare interconnecties en ingang/uitgang (I/O) blokken. Moderne FPGA s bevatten ook nog extra componenten die een gespecialiseerde functie op zich kunnen nemen. In figuur 3.1 staat een schematische voorstelling afgebeeld. Logische Blokken Een logisch blok is een verzameling van Look-Up Tables (LUT), multiplexers en flip-flops (FF). De exacte aantallen van elk verschillen per fabrikant en per FPGA familie. Om de gedachten te vestigen wordt uitgegaan van een FPGA-architectuur met een eenvoudig logisch blok dat bestaat uit één multiplexer, één LUT en één flip-flop (Figuur 3.2). 9

23 Hoofdstuk 3. Parametriseerbare herconfiguratie op FPGA Figuur 3.1: Schematische voorstelling van een FPGA Figuur 3.2: Eenvoudig logisch blok Een multiplexer is een logische schakeling die signalen ontvangt aan zijn dataingangen en slechts één daarvan doorstuurt naar zijn uitgang. Welke van de ingangen gekozen wordt, wordt bepaald door de selectieingangen. Een flip-flop is een geheugenelement van één bit. Een (K-)LUT heeft K ingangen en 1 uitgang. Het is een combinatie van 2 K statische RAM (SRAM) geheugencellen en een multiplexer met 2 K dataingangen en K selectie-ingangen. In de figuur is K=3. Voor iedere mogelijke combinatie van ingangen kan dan een gewenste uitgangswaarde geprogrammeerd worden. Dit gebeurt aan de hand van een waarheidstabel waarin voor iedere mogelijke combinatie van ingangen een uitgang toegekend is. De waarden van de waarheidstabellen worden bij het programmeren van de FPGA in de SRAM geheugencellen geladen. Wanneer nu een bepaalde combinatie wordt aangelegd aan de ingang van de LUT, dan kiest de multiplexer de overeenstemmende waarde uit de rij geheugencellen en verbindt deze door met de uitgang. Op deze manier kan een willekeurige Boolese functie van K ingangen en 1 uitgang geïmplementeerd worden. Op deze zelfde manier kunnen LUT s dus ook Read Only Memory (ROM) voorstellen. Dit is een geheugenelement waarbij de inhoud enkel kan gelezen worden, een constante waarde dus. 10

24 Hoofdstuk 3. Parametriseerbare herconfiguratie op FPGA Bij bepaalde FPGA s van Xilinx kunnen LUT s echter ook gebruikt worden als RAM (Random Acces Memory) [7] en als schuifregisters [8]. Bij RAM-geheugens kan de inhoud van het geheugen veranderen na het configureren van de FPGA, in tegenstelling tot ROM. Schuifregisters dienen om de waarde in het geheugen met 1 of meerdere posities op te schuiven. Door hiervan gebruik te maken zijn we voor toepassingen die geheugen nodig hebben niet langer beperkt tot de aanwezige flip-flop. Ontwerpen die gebruik maken van LUT s als schuifregisters en RAM zijn doorgaans efficiënter. De verbindingen van in- en uitgangen van logische blokken worden dan nog verbonden met multiplexers. Zo kan men er dan bijvoorbeeld voor kiezen om de uitgang van een LUT rechtstreeks met de uitgang van het logisch blok te verbinden, zonder de flip-flop te gebruiken. Soms bevatten logische blokken nog andere stukken vaste logica zoals een opteller waarbij het gebruik van deze ook weer afhangt van de stand van bijhorende multiplexers. Programmeerbare interconnecties Tussen de logische blokken, I/O blokken en eventuele andere componenten liggen programmeerbare interconnecties. Deze bevatten ook SRAM geheugencellen die bepalen of verbindingen al dan niet gelegd moeten worden. Deze kunnen gezien worden als kleine schakelaartjes die open of toe staan (zie figuur 3.3). De geheugencellen worden bij het programmeren van de FPGA ingeladen. Op een FPGA wordt het grootste deel van de oppervlakte ingenomen door deze routeringselementen. Figuur 3.3: Verschillende routering door veranderen geheugencellen I/O-blokken I/O blokken verbinden de interne logica met de uitgangspinnen van de FPGA. Deze pinnen kunnen ingangen, uitgangen of bidirectioneel zijn. Op deze manier kan een FPGA verbinding maken met externe logica, bijvoorbeeld een externe USB controller. 11

25 Hoofdstuk 3. Parametriseerbare herconfiguratie op FPGA Andere componenten Moderne FPGA s bevatten nog extra componenten die veel gebruikt worden in digitale circuits. Doordat deze een specifieke taak hebben kunnen ze efficiënter geïmplementeerd worden. Sommige van deze zijn nog configureerbaar. Een aantal voorbeelden zijn: DCM: Digital Clock Manager. De configuratie van de klok(ken) kan door dit blokje verzorgd worden. BRAM: Block RAM. Dit zijn grote stukken geheugencellen die kunnen gebruikt worden in een digitaal ontwerp. Signaalverwerkingsblokken zoals vermenigvuldigers en optellers Volledige processoren, zo zijn bij de Virtex2Pro tot twee PowerPC-processoren ingebed [9] Toolflow Het spreekt voor zich dat indien we een FPGA willen gaan configureren we niet iedere waarheidstabel handmatig moeten opstellen en/of de bijhorende configuratiebits gaan bepalen. Figuur 3.4 toont de standaard toolflow voor het configureren van een FPGA. Deze vertrekt van een ontwerp beschreven in een Hardware Description Language (HDL) en eindigt met een configuratiebitstroom. Deze bitstroom bevat de correcte waarden van de waarheidstabellen en de routeringsbits. De verschillende stappen in de toolflow worden nu kort toegelicht. Figuur 3.4: Toolflow voor het configureren van een FPGA 12

26 Hoofdstuk 3. Parametriseerbare herconfiguratie op FPGA HDL ontwerp De benodigde hardware wordt beschreven in een Hardware Description Language (HDL) zoals bijvoorbeeld VHDL of Verilog. Een dergelijke taal beschrijft hoe een hardwarecomponent er moet uitzien met betrekking tot ingangen en uitgangen. De beschrijving bevat ook hoe een hardware blok zich moet gedragen bij het aanleggen van bijhorende ingangen. Zo zou een beschrijving van een 4 naar 1 multiplexer er kunnen uitzien in VHDL: Figuur 3.5: Voorbeeld VHDL code van een multiplexer De beschrijving start met de definitie van de in-en uitgangen van de multiplexer. De dataingang bestaat uit een vector van 4 bits en de selectie-ingang uit een vector van 2 bits. Voor iedere combinatie van selectiebits is er dus 1 dataingang beschikbaar. De gekozen ingang verschijnt dan uiteraard aan de uitgang. Vervolgens hebben we de gedragsbeschrijving van de multiplexer. Bij verandering van een selectiebit of een dataingang wordt gekeken welke waarde de selectiebits hebben en wordt de corresponderende dataingang verbonden met de uitgang. Synthese De HDL beschrijving wordt in deze stap omgezet naar een beschrijving op logisch niveau, genoemd de netlijst. Dit is een generieke hardwarebeschrijving met behulp van EN, OF, NIET poorten en flip-flops. De netlijst is technologie-onafhankelijk. 13

27 Hoofdstuk 3. Parametriseerbare herconfiguratie op FPGA Technologie afbeelding In deze stap wordt de netlijst afgebeeld op de basiselementen beschikbaar op de gekozen FPGA. Deze elementen zijn LUT s, RAM s, vermenigvuldigers enzovoort. Hierbij worden de beschikbare hardwaremiddelen zo optimaal mogelijk gekozen en zal dan ook direct duidelijk zijn of het ontwerp op de gekozen FPGA kán passen. Er kan geoptimaliseerd worden naar oppervlakte, snelheid of een combinatie van beide. Het resultaat van deze stap heet de circuitbeschrijving. Plaatsing en routering De basiselementen zijn nu gekozen maar hebben nog geen fysieke plaats op de FPGA. Dit gebeurt in de plaatsingsstap. Vervolgens worden de verbindingen tussen de fysieke elementen gelegd, dit is de routeringsstap. Eerst gebeurt de plaatsing en daarna de routering. Het is wel zo dat de plaatsing een schatting maakt van de routering en zo de basiselementen zo optimaal mogelijk probeert te plaatsen. De ontwerper kan er dan voor kiezen om extra beperkingen op te leggen aan het ontwerp. De plaatsings-en routeringssoftware probeert dan aan deze beperkingen te voldoen. Men kan bijvoorbeeld een gewenste minimum klokfrequentie meegeven. Configuratiebitstroom De inhoud van de waarheidstabellen, de plaatsing en de routering is nu gekend. Dit komt overeen met de waarden van de configuratiebits die in de SRAM geheugencellen van de FPGA moeten ingeladen worden. Deze informatie wordt in deze stap samengevoegd tot 1 grote bitstroom en is dan klaar voor gebruik. Op welke manier deze bits precies in de FPGA geladen worden is voor deze masterproef minder essentiëel en wordt dus niet besproken. 14

28 Hoofdstuk 3. Parametriseerbare herconfiguratie op FPGA 3.2 Parametriseerbare configuratie Parametriseerbare configuratie is een techniek ontwikkeld aan de vakgroep ELIS van de universiteit Gent om FPGAs dynamisch partiëel te herconfigureren. Deze techniek staat nog steeds centraal in het onderzoek rond run-time herconfiguratie aan deze vakgroep [10, 11, 12, 13, 14, 15, 16, 17]. Met deze techniek is het mogelijk om de functionaliteit van het circuit aan te passen tijdens de uitvoering. Deze techniek zal gebruikt worden in deze masterproef om het totaal aantal benodigd LUT s van het ontwerp te verlagen terwijl het geheel nog steeds dynamisch aanpasbaar is Klassieke run-time herconfiguratie Wanneer we de functionaliteit van een circuit willen veranderen zijn er twee mogelijkheden. Ofwel ontwerpen we een generiek circuit waarbij de functionaliteit bepaald wordt door extra ingangen, ofwel genereren we een geoptimaliseerd circuit voor iedere mogelijke functionaliteit. Bij een generiek ontwerp blijven de ingangen die de functionaliteit bepalen constant gedurende een deel van de uitvoering. Zo een circuit is dus bij gevolg minder efficiënt. Het grote voordeel van deze aanpak is wel dat de toolflow slechts eenmaal moet doorlopen worden, het aantal LUT s en de routering blijft constant. Een verandering van functionaliteit kan zeer snel gebeuren, dit komt neer op het aanpassen van de ingangen van het generiek circuit. Een geoptimaliseerd ontwerp daarentegen gebruikt minder middelen en is in het algemeen daardoor ook sneller, de routering kan beter bepaald worden. Het nadeel is wel dat wanneer de functionaliteit veranderd moet worden de volledige toolflow opnieuw doorlopen moet worden. Dit komt omdat het aantal LUT s en de routering zal veranderen. In een groot design kan dit een paar uur duren. Bij verschillende moderne aanpakken worden de configuraties offline berekend voor iedere mogelijke functionaliteit en worden deze opgeslagen in een databank. Wanneer dan een verandering moet gebeuren wordt de nieuwe configuratie ingeladen vanuit de databank. Wanneer echter het aantal mogelijke functionaliteiten oploopt zal dit teveel plaats vragen in een databank en praktisch niet meer haalbaar zijn. Deze concepten worden geïllustreerd aan de hand van een Finite Impulse Response (FIR) filter. Dit is een digitaal signaalverwerkingsfilter dat een aantal signaalwaarden neemt en elk van deze vermenigvuldigt met een verschillende coëfficiënt, waarna de som van de producten genomen wordt. Dit kan gemakkelijk in hardware worden geïmplementeerd. Bij een generieke implementatie wordt de hardware dan zo beschreven dat de coëfficiënten ingangen zijn van het circuit. Door verandering van de coëfficiëntingangen verandert het gedrag van de FIRfilter. Bij een geoptimaliseerd ontwerp daarentegen worden de coëfficiënten vast gekozen. Het resulterende circuit is dan enkel geschikt voor gebruik met deze coëfficiënten, maar is wel veel sneller en kleiner dan het generieke. 15

29 Hoofdstuk 3. Parametriseerbare herconfiguratie op FPGA Parametriseerbare configuratie Bij de techniek van parametriseerbare configuraties worden de vorige beschreven vormen van run-time configuratie gecombineerd tot een hybride vorm. Hierbij vertrekt men vanuit het generieke circuit (HDL-beschrijving) en worden de traag variërende signalen gezocht. Deze traag variërende signalen noemt men parameters. Deze parameters worden geannoteerd in de HDL-beschrijving van het ontwerp. Dan wordt de HDL-beschrijving door de aangepaste toolflow gehaald. Deze aangepaste toolflow is ontwikkeld aan de vakgroep. Uit de aangepaste toolflow komen twee dingen: de masterconfiguratie en de herconfiguratie procedures, zoals te zien in figuur 3.6. Parameterizable HDL Design Synthesis TMAP Extract Static LUT Circuit Extract Tuning Functions Place & Route Generate Reconfiguration Procedure Master Configuration Reconfiguration Procedure Figuur 3.6: Aangepaste toolflow Na synthese en technologie afbeelding van het geannoteerde ontwerp, bekomen we een circuit dat bestaat uit gewone LUT s en TLUT s. TLUT staat voor Tunable LUT. Bij TLUT s bevatten de waarheidstabellen Boolese functies van de parameters, deze functies worden tuningfuncties genoemd. De parameters zijn als het ware opgenomen in het circuit en zijn dus 16

30 Hoofdstuk 3. Parametriseerbare herconfiguratie op FPGA ook geen fysieke ingangen meer. Dit TLUT-circuit wordt, na plaatsing en routering, de masterconfiguratie genoemd. De masterconfiguratie is kleiner dan het generieke circuit (in aantal LUT s) en zal hierdoor in het algemeen beter gerouteerd kunnen worden en dus sneller zijn. Voor iedere functionaliteit hebben we een set aan parameterwaarden en door evaluatie van de tuningfuncties bekomen we de waarheidstabellen van de TLUT s. Wanneer we de functionaliteit dus willen aanpassen moeten we enkel de waarheidstabellen van de TLUT s overschrijven. De structuur van de masterconfiguratie zal tijdens de uitvoering niet meer veranderen. Dit wil zeggen dat de ingangen en uitgangen blijven zoals ze gegenereerd zijn en de routering tussen de LUT s niet meer verandert. De waarden van de waarheidstabellen van de TLUT s kunnen wel nog veranderen. Doordat de structuur van de applicatie niet verandert, moeten we de tijdsverslindende plaatsing-en routeringsstap slechts éénmaal, offline, doorlopen. De tuningfuncties worden opgeslagen en geëvalueerd in een zogenaamde Configuratie Manager (CM). Dit is meestal software die draait op een ingebedde processor. Een schematisch overzicht staat in figuur 3.7. Op welke manier de nieuwe waarheidstabellen dan exact in de juiste TLUT s worden geladen is beschreven in de herconfiguratieprocedure. Parameteringangen... Masterconfiguratie Tuningfunctie Configuratie specifieke LUTs Software op configuratiemanager Hardware met vaste structuur Fysieke in-en uitgangen Figuur 3.7: Resultaat van de aangepaste toolflow 17

31 Hoofdstuk 3. Parametriseerbare herconfiguratie op FPGA Voorbeeld decoder In deze sectie wordt de techniek van parametriseerbare configuraties toegepast op een decoder. Deze decoder neemt als input een getal, voorgesteld voor 8 bits. De uitgang is 1 bit groot en is een 1 indien het getal zich tussen 2 vooral gedefiniëerde waarden (boven-en ondergrenzen) bevindt en een 0 indien dit niet zo is. De grenswaarden zijn uiteraard ook 8 bits groot. We zullen er van uitgaan dat de grenswaarden parameters zijn. Om het generieke circuit uit figuur 3.8 te implementeren hebben we 14 LUT s nodig, waarbij gebruik gemaakt wordt van de standaard toolflow. Figuur 3.8: Gedeeltelijke, geannoteerde, VHDL beschrijving van een decoder Met behulp van de PARAM annotatie kunnen we aan de aangepaste toolflow meegeven welke de parameters zijn. Het resultaat van de aangepaste toolflow is schematisch weergegeven in figuur 3.9. We krijgen een kleiner circuit (masterconfiguratie) met enkel het getal als ingang en de uitkomst als uitgang. Verder hebben we nu ook een functie die de twee grenswaarden als input neemt en daaruit de waarheidstabellen van het kleiner circuit bepaalt. De masterconfiguratie is een circuit van slechts 5 LUT s. Ondergrens Bovengrens Tuningfunctie Software Getal in Configuratie specifieke LUTs Masterconfiguratie Uit Hardware Figuur 3.9: Resultaat van de aangepaste toolflow toegepast op het decoder voorbeeld Voor dit eenvoudige voorbeeld hebben we reeds 2 16 mogelijke vormen van de decoder, het aantal mogelijke combinaties van de grenswaarden. Het mag dus duidelijk zijn dat al deze configuraties genereren en opslaan in een databank praktisch bijna niet haalbaar is en dat conventionele run-time herconfiguratie hier niet mogelijk is. 18