EE1410: Digitale Systemen BSc. EE, 1e jaar, , 6e hoorcollege

Transcriptie

1 EE4: Digitale Systemen BSc. EE, e jaar, 22-23, 6e hoorcollege Arjan van Genderen, Stephan Wg, Computer Engineering Delft University of Technology Challenge the future

2 Rooster 4e kwartaal (der voorbehoud) week ma e + 2 e uur vr 5 e + 6 e uur verder Implementatie technologie VHDL 2 Standaard modules toets 3 VHDL 4 RTL sys./microproc. toets 5 werkcollege 3: gr. A B4 6 werkcollege 3: gr. C D4 werkcollege 4: gr. A B4 7 werkcollege 4: gr. C D4 vragencollege Hoor en vragencollege in zaal B, toetsen woensdag 9:45-:3 DW zaal 2, werkcollege in zaal DW-PC. op maandag en DW-PC.5 op vrijdag. Verder ook nog een nieuwe VHDL opdracht! 2

3 Hoorcollege 6 CMOS technologie Programmeerbare devices Geheugens Meer over flip-flops Correspderende stof in boek Digital Logic : 3 3., 3.3, , 3.8.7, vanaf fan-out, 3.9, 3., , 7.5 3

4 CMOS Technologie 4

5 De MOS transistor CMOS = Complementary MOS (NMOS en PMOS transistors) Werking NMOS transistor: V DD " V G = V " SiO 2 " afmetingen! 2-5nm" V G = 3 V " SiO 2 " V S = V " V D " V S = V " " V D = V " " Substrate (type p)" " Source (type n) " Drain (type n)" Channel (type n)" V G = V : transistor is " V G = 3 V : transistor is " Werking PMOS transistor (p en n gebieden andersom): V G = V : transistor is V G = 3 V : transistor is " 5

6 De digitale abstractie van een NMOS en PMOS transistor nmos transistor Normally Open: pmos transistor Normally Closed: 6

7 CMOS Inverter Logisch: Elektrisch Layout 3 V 3 V A A A A A A V V 7

8 Gedrag inverter +3 3 V VDD Logic V Out V,min Undefined +3 V In V V,max VSS/GND Logic Werkt eigenlijk analoog maar de eindwaarden zijn digitaal Voor logische O en worden spanningsmarges aangehouden 8

9 CMOS NOR Gate V DD V x T V x 2 T 2 V f x x 2 T T 2 T 3 T 4 f T 3 T 4 (a) Circuit (b) Truth table and transistor states 9

10 CMOS Principe V DD (PUN, PDN ) of (PUN, PDN ) Pull-up network (PUN) PMOS transistors V f V x V x n Pull-down network (PDN) NMOS transistors

11 CMOS NAND Gate V DD T T 2 V f V x T 3 x x 2 T T 2 T 3 T 4 x x 2 T T 2 T 3 T 4 f f V x 2 T 4 (a) Circuit (b) Truth table and transistor states

12 CMOS AND Gate V DD V DD AND heeft 6 transistors! V f Een NAND heeft slechts 4 transistors V x V x 2 2

13 Pass Transistors NMOS en PMOS Transistors kunnen gebruikt worden als schakelaars om verbindingen te maken en of door te geven. Goed werkt: GND Maar minder goed werkt (V T is threshold voltage voor stand): VDD Oplossing: VDD VDD A A V out = GND V out = VDD - V T transmissi gate GND A A VDD GND GND V out = VDD V out = GND + V T Wanneer A = : zowel als worden verzwakt doorgelaten 3

14 Multiplexor (of selector) s f x s x x 2 waarheidstabel s x 2 f x x 2 f symbool Een 2-to- multiplexer opgebouwd met transmissi gates. 4

15 Fan-out x f To inputs of n other inverters x V f To inputs of n other inverters Inverter met fan-out = n C n = n. C Equivalent circuit V f for n = V DD V f for n = 4 Vertragingstijd neemt toe bij hogere fan-out Gnd Time 5

16 Buffers V DD V x V f x f symbool Niet inverterende buffer Transistors van 2 e inverter zijn breed en kunnen veel stroom leveren (voor weinig vertragingstijd bij een hoge fan-out) 6

17 Tri-state buffer e = e x f x symbool f x e = equivalent circuit f e x f Z Z e x f waarheidstabel (Z = hoge impedantie) mogelijke implementatie 7

18 Voorbeeld tri-state buffer toepassing I e I I 2 e e O een bus met tri-state buffers I 3 e Besturing welke maximaal één lijn de waarde geeft (ander lijnen ) bus 8

19 Losse compenten: 74 series V DD Gnd Dual-inline package Structure of 744 chip 9

20 VLSI Chips Schakelingen met miljoenen logische poorten Bijv. General Purpose Processor Grafische Processor Digital Signal Processor Geheugen FPGA 2

21 VLSI Technologie Ontwikkeling Intel 44 processor 97 trans. size µm oppv. 2 mm2 2.3 transistors 6 pins 74 khz clock 4 bits supply 5 V Watt Intel Core i7-396x processor 2 trans. size.32 µm oppv. 435 mm2 2,27 x 9 transistors 2 pins 3.3 GHz clock 64 bits supply. V 3 Watt 2

22 Programmeerbare devices 22

23 PLA s en PAL s Ge-prefabriceerde bouwblokken van vele AND/OR gate circuits die persalized" worden door maken of verbreken van tussenverbindingen. Inputs A B C AND array Product termen OR array Outputs Programmable Logic Array (PLA): zowel AND als OR arrays persalized Programmable Array Logic (PAL): alleen AND array persalized OR array vast verbden met subset producttermen F F 23

24 Programmeren PLA A B Voor programmeren: C A B Na programmeren: C AB B C AC B C A F F F 2 F 3 F F F 2 F 3 F = B C +A F 2 = AB+B C F = AB+AC F 3 = BC +A 24

25 PLA vereenvoudigde notatie Eenvoudigere notatie m.n. bedoeld voor zeer grote circuits Alle invoerlijnen van ANDs en ORs worden door slechts een enkele lijn voorgesteld: Bijvoorbeeld F = A B + A' B' F = C D' + C' D A B C D F F 25

26 Registered PAL PAL met registers (D flip flops) CLK OE D Q Q Q X inputs (bv. X) feedback (bv. Q) 26

27 Complex Programmable Logic Device (CLPD) Op device (chip): een aantal registered PAL blokken, derling verbden d.m.v. programmeerbare intercnecties PAL-like block (details not shown) PAL-like block D Q D Q D Q 27

28 Field Programmable Gate Array (FPGA) Een grote array van programmeerbare logic blocks, verbden met programmeerbare intercnecties Progammering van logic blocks en intercnecties met geheugencellen (welke geschakeld kunnen worden als een groot schuifregister) 28

29 FPGA Intercnecties Transistor switches worden aangestuurd door geheugencellen SRAM SRAM SRAM.. Geheugencellen worden geprogrammeerd door ze te schakelen als schuifregister 29

30 FPGA Logic Block SRAM Select Out In Flip-flop In 2 LUT D Q In 3 Clock LUT = Look Up Table Waarheidstabel voor (in dit geval) 3 ingangen, geprogrammeerd met geheugencellen 3

31 LUT Implementatie Voorbeeld van geprogrammeerde LUT met 2 ingangen (x en x 2 ) en uitgang (f ) x x 2 f = x x 2 + x x 2 f x x 2 f 3

32 Geheugen 32

33 Geheugen Flip-flop ideaal als geheugencel voor implementatie van FSMs: Inhoud van alle flipflops kan tegelijkertijd binnen klokcyclus worden gelezen en geschreven Voor veel data zijn deze eisen echter niet nodig en kan compacter geheugen worden gebruikt: S-RAM D-RAM EEPROM/Flash Deze geheugens bestaan uit een matrix van geheugenelementen waarbij geheugenelementen per rij (woord) te lezen of te schrijven Binnen klokcyclus alleen lezen of alleen schrijven lezen/schrijven 33

34 S-RAM: Static Random Access Memory Elk geheugenelement omvat slechts circa 6 transistoren. Static : informatie in RAM cel hoeft niet periodiek ververst te worden. CS WE A9 A8 A7 A6 A5 A4 A3 A2 A A 24 x 4 SRAM IO3 IO2 IO IO Data j Static RAM Cell Data j Word Enable i Static RAM Cell Static RAM Cell Chip Select Line (CS: = enable gehele chip) Write Enable Line (WE: = READ, = WRITE) Adreslijnen, 4 Bidirectiele Datalijnen, voor 2 woorden van 4 bits 34

35 Dynamic RAM S-RAM: zeer snel maar kost toch nog meerdere transistoren per cel D-RAM: slechts transistor (+ C) per cel Word Line => meer cellen per oppv. => wel periodieke verversing ( dynamic refresh ) nodig vanwege het lekken van de C (refresh = read-write elke cel om de zoveel us) Daarom trager dan S-RAM C Bit Line 35

36 EEPROM/Flash EEPROM = Electrically Erasable Programmable Read-Only Memory Geheugencel bevat EEPROM transistor met twee gates: één gate is floating. V e Transistor werkt normaal als schakelaar met V e als gate. Wanneer V e extra hoge spanning krijgt, wordt via tunneling een permanente negatieve lading opslagen op de floating gate. Hierdoor is de transistor permanent uit. Inhoud geheugen blijft bewaard ook zder voedingspanning. Lezen gaat vrij snel, maar schrijven gaat traag. Flash is een geavanceerde/moderne versie van EEPROM. 36

37 Meer over flip-flops 37

38 Flip-flop timing clock D Q Q clock t su = set-up tijd minimale tijd dat D stabiel moet zijn voor actieve klokflank D Q t su t hold t hold = hold tijd minimale tijd dat D stabiel moet zijn na actieve klokflank t cq t cq = vertragingstijd tussen actieve klokflank en uitgang Q 38

39 Maximum clock frequentie T combinatorisch netwerk met maximum delay t comb clock Q clock D Q Q D t cq t comb t su Voor klokperiode T moet gelden T > t cq + t comb + t su Dus maximale frequentie F max = /T min = /(t cq + t comb + t su ) Bijvoorbeeld: F max = /( ns) = 47 MHz Verder moet t cq + t comb > t hold maar dit is normaal geen probleem 39

40 Clock skew Door vertraging in de kloklijn leest ingang D van FF2 niet Q(t) maar Q(t+), omdat actieve klokflank voor FF2 komt na verandering in Q (hold tijd overtreding!) Probleem kan spelen bij grote kloknetwerken of wanneer er logische schakelingen in het kloknetwerk zitten. 4

41 D, T en JK Flip-flop D Q T Q J Q Q Q K Q D Q + Q + = D T Q + Q Q Q + = T Q + T Q = T Q J K Q + Q Q Q + = J Q + K Q 4

42 Ontwerpen met T Flip-flops: teller Stel we willen de teller implementeren met T Flip-flops: Q T Q T Q T Q C Re-mapping tabel voor T Flip-flop: Q Q + T= T= T= T= Q B Present State Q C Q B Q A Q A Dan moeten we de juiste aansturing voor T vinden (next-state functie remappen) Next State Q C + Q B + Q A + T Flip-flop Inputs T C T B T A 42

43 Implementatie teller met T flip-flops C B C A Q T Q T Q T B T A = Q C B C C Q B A B T B = A Reset C B C A Q C Q B Q A B T C = B A Count Q A Count Reset 43

44 Samenvatting CMOS technologie Programmeerbare devices Geheugen Timing in sequentiële netwerken T en JK Flip-flops Volgende college: VHDL 44