EE1410: Digitale Systemen BSc. EE, 1e jaar, , 4e college

Transcriptie

1 EE4: igitale Systemen BSc. EE, e jaar, 22-23, 4e college Arjan van Genderen, Stephan Wong, Computer Engineering elft University of Technology Challenge the future

2 Mededelingen Volgende week tijdens EPO-2: 2 middagen training igitale Systemen met VHL en breadboard oefeningen: combinatorische schakelingen en sequentiele schakelingen Het afronden van deze oefeningen is verplicht binnen EPO-2 (resultaten worden afgetekend) egenen die niet aan EPO-2 meedoen kunnen ook aanschuiven op ma. t/m do. middag (e verd. rebbelweg) Handleiding binnenkort op Blackboard bij EPO-2 Bereid je goed voor! EE4 igitale Systemen 2

3 Hoorcollege 4 Sequentiële netwerken Terugkoppeling Latch Flipflop Finite State Machines State Machine Concept Finite State iagram Moore and Mealy Machines Case Studies: Snoepautomaat en Verkeerslichten Corresponderende stof in boek igital Logic : 7 7.4, 8 8.3, EE4 igitale Systemen 3

4 Sequentiële Netwerken Circuits met terugkoppeling (Z = f(x, Z)) outputs = f(inputs èn verleden) Gelimiteerd aantal stabiele oplossingen Z (toestanden of states genoemd) X X 2 X n Z Z 2 Z m circuit heeft/is een geheugen Synchrone systemen: toestandsovergang bepaald door één centraal clock signaal (toestandsveranderingen lopen synchroon met clock) Asynchrone systemen: toestandsovergang afhankelijk van meerdere signalen (lastig voorspelbaar gedrag, niet behandeld in EE4) EE4 igitale Systemen 4

5 Inverter-ketens Statische geheugencel (even # inv.): of Ring Oscillator (oneven # inv.): etc. A B C E A B C E Period of Repeating Waveform ( t p ) Gate elay ( t d ) t p = 2n t d n = # inv. EE4 igitale Systemen 5

6 R-S Latch R-S Latch: (2 gated inverters) R R = S = / S R / / hold reset S / set verboden Reset Hold Set Reset Hold Set Race R S verboden verboden EE4 igitale Systemen 6

7 R-S Latch nieuwe state = f(s, R, huidige state): S R latch delay Δ + S(t) R(t) (t) (t + Δ) x x HOL RESET SET VERBOEN (t + Δ) S SR ( t ) X X R Karakteristieke vergelijking: + = S + R (of + = R S + R = (R + (S + ) ) wanneer voor don t care, zie vorige slide) EE4 igitale Systemen 7

8 Synchrone netwerken Transitie naar nieuwe state(s) synchroon (m.b.v. clock): e clock geeft, nadat het circuit to rust is gekomen, het teken voor de volgende state transitie Voordelen: goed gedefinieerde states en transities, storingsongevoelig(er) Voorbeeld: Up-counter (q 2 q q =,,..., 7,,,...) Nodig: c FA s c FA s c FA s geheugenelement dat d.m.v. de clock clk de momentane ingang d bemonstert en op de uitgang q aanbiedt (Flip Flop = FF) bemonsteringsduur zo klein mogelijk bemonstering wordt getriggered door clk flank (edge-triggered) clk d FF c q q2 d FF c q q d FF c q q EE4 igitale Systemen 8

9 Level triggered vs. edge triggered Clock: periodieke gebeurtenis (event) triggert state verandering in geheugencel Pos/neg level triggered circuit (of gated latch) bemonstert gedurende gehele hoge/lage nivo Pos/Neg edge triggered circuit (of flipflop) bemonstert op pos/neg flank Input Clock ET Output LT Output Level triggered circuit heeft ook probleem wanneer uitgang terugkoppelt naar ingang: oscillaties kunnen optreden: Edge triggered circuit wel aantrekkelijk om state mee vast te leggen Clk EE4 igitale Systemen 9

10 Level-triggered flip-flop (Gated Latch) gated RS latch S R RS latch S R / / hold transport CLK CLK = : S =, R = (t + Δ) = (transport) CLK = : S =, R = (t + Δ) = (t) (hold) CLK tijd EE4 igitale Systemen

11 Edge-triggered flipflop: principe Principe edge-triggered flip flop: combinatie van gated RS latches: gated RS latch (master) gated RS latch 2 (slave) S R RS latch S R RS latch CLK CLK latch latch 2 ( ) () transport hold hold - transport - - = waarde wanneer CLK transport hold - EE4 igitale Systemen

12 Edge-triggered flipflop: realisatie flipflop (-FF): data Clk C Karakteristieke vergelijking: + = Input moet stabiel zijn rond clk flank (setup time T su, hold time T h ) om succesvol te bemonsteren Input T su T h Clock positive-edge triggered -flip-flop EE4 igitale Systemen 2

13 Case study: Parity checker Maak uitgang bij oneven aantal -en in invoerstroom: reset:... input: X (waarde juist voor CLK edge) output: (waarde na CLK edge) Codeer oneven aantal -en gedetecteerd als: (state) Codeer even aantal -en gedetecteerd als: (state) Toestandsdiagram Reset Toestandstabel: Even [] Present State Input Next State Output Odd [] input juist voor CLK edge NS (= ) = PS Input Output = PS output na CLK edge EE4 igitale Systemen 3

14 Case study: Parity checker Opslag state (PS) mbv -FF: = NS = PS Input; Output = PS Input CL K NS R PS/O utput \Reset Tijdsgedrag voor Input = : Input Clk Output EE4 igitale Systemen 4

15 Finite State Machines (FSM) EE4 igitale Systemen 5

16 FSM: efinitie FSM = seq. circuit met eindig # states (s). Executie: s k+ = f(s k,input) waarbij: s k = state als gevolg van klokflank k s k en input worden bemonsterd tijdens klokflank k+ Vb. FSM: circuit-representatie Vb. FSM: toest.diagr.-representatie (FS, Finite State iagram) Input CL K \Reset NS R PS/O utput state [output] = Reset Even [] vereiste input tijdens CLK edge voor deze transitie Odd [] FSM verandert state in het tempo van de klok. Kloksnelheid begrensd door propagatietijden combinatoriek in combinatie met setup/hold tijden van FF s en hun interne propagatietijden. EE4 igitale Systemen 6

17 FSM: Voorbeeld van interactie/timing Beschouw FSM en FSM 2 FSM wil zijn huidige state A via X doorseinen aan FSM 2, die via Y terugmeldt dat hij X gezien heeft (state C ), waarop FSM naar B gaat (en verder). Initieel geldt: uitgang X = van FSM, state van FSM 2 = C met Y =. an gaat state van FSM naar A. X Tijdsdiagram: FSM FSM 2 Y CLK A [] Y= C [] X= FSM X A A B FS s: Y= X= X= FSM Y 2 C Y=, B [] X= [] EE4 igitale Systemen 7

18 Probleemdefinitie: FSM voorbeeld: Snoepautomaat retourneer kauwgom nadat minimaal 5 cent is ingevoerd met dubbeltjes (dimes) en stuivers (nickels) (geen wisselgeld) Stap : Blokschema: Coin Sensor N Reset Vending Machine FSM Open Gum Release Mechanism Clk Reset Stap 2: Toestandsdiagram: N S States:, N, NN, NNN,, N, N,... S S2 Inputs: N(ickel), (ime), Reset N N Output: open N S4 S3 S5 S6 [open] [open] [open] S7 [open] S8 [open] EE4 igitale Systemen 8

19 FSM voorbeeld: Snoepautomaat Step 3: Vereenvoudiging: Step 4: Toestandcodering: Step 5: Toestandstabel: Reset N N N, 5 5 [open] Hergebruik states waar mogelijk (S2 = S3, S4 = S5 =... = S8) Present State 5 5 Inputs N Next State 5 X 5 5 X 5 5 X 5 X X X X X X X X Output Open X X X X EE4 igitale Systemen 9

20 FSM voorbeeld: Snoepautomaat Step 6: Implementatie: N N x x x x K-map for = + + N = N + N + N + OPEN = N K-map for N N x x x x x x x x N N \ \ N N K-map for OPEN CLK R \ \res et CLK R \ \res et OPEN N EE4 igitale Systemen 2

21 Moore vs. Mealy machines State Register Moore Machine output = f(state) output verandert synchronoon met toestandsverandering X i Inputs Combinational Logic for Next State (Flip-flop Inputs) Clock Comb. Logic for Outputs Z k Outputs State Feedback Mealy Machine output = f(state,input) output verandert direct met input-verandering (asynchrone output) X i Inputs Combinational Logic for Outputs and Next State State Register Clock Z k Outputs State Feedback EE4 igitale Systemen 2

22 Moore vs. Mealy machines Voorbeeld: FSM die 2 opeenvolgende -en in invoerstroom detecteert Moore machine: Mealy machine: [] [] 2 / / / / input/output [] Zelfde gedrag maar verschillend # states Nadeel Mealy: eerder kans op problemen (instabiliteit bij terugkoppeling van outputs naar inputs) EE4 igitale Systemen 22

23 Case study: Verkeerslichten Farmroad C HL FL Highway Highway FL HL C Farmroad Specificatie: Basistoestand (reset): HL, FL Indien wagen op C: lange wachttijd HL, FL korte wachttijd HL, FL lange wachttijd tenzij geen wagens meer op C HL, FL korte wachttijd terug naar basis toestand Er is een timer beschikbaar welke start met signaal ST: geeft signaal TS na korte tijd, signaal TL na lange tijd igitale besturing: States: S (HL, FL), S (HL, FL), S2 (HL, FL), S3 (HL, FL) Inputs: Reset, C (meetlus), TS (korte timer gaat af), TL (lange timer gaat af) Outputs: HG, HY, HR, FG, FY, FR, ST (set timer, korte puls om timer te (her)starten) HR HY HG C Reset FSM besturing ST TS TL timer CLK FR FY FG EE4 igitale Systemen 23

24 Case study: Verkeerslichten S (highway, farmroad) overgangsconditie: wagen op C en lange wachttijd verstreken, dus C TL è ST wordt gezet tijdens overgang naar S S (highway, farmroad) overgangsconditie: korte tijd verstreken, dus TS è ST wordt gezet tijdens overgang naar S2 TL C/ST TS S S TL + C Reset TS/ST S3 TS S2 (highway, farmroad) overgangsconditie: geen wagen meer op C of lange wachttijd verstreken, dus TL + C è ST wordt gezet tijdens overgang naar S3 S3 (highway, farmroad) TS/ST S2 TL + C /ST TL C overgangsconditie: korte tijd verstreken, dus TS è ST wordt gezet tijdens overgang naar S Mealy of Moore? EE4 igitale Systemen 24

25 Samenvatting Belangrijkste elementen: wat zijn synchrone/asynchrone seq. systemen? wat zijn de principes achter latches en flipflops? wat is verschil tussen level-triggered en edge-triggered circuits? waar wordt maximale clocksnelheid door bepaald? wat zijn finite state machines? wat zijn de drie belangrijkste FSM representaties? wat is de ontwerpmethode van probleem naar FSM implementatie? wat zijn Moore en Mealy machines? Volgende keer: VHL voor seq. systemen EE4 igitale Systemen 25

26 Huiswerkopgaven h4 Vraag : Gegeven het volgende circuit: A A B B???? Het circuit is: a. een latch; AB = is de verboden ingangscombinatie b. een latch; AB = is de verboden ingangscombinatie c. een latch; AB = is de verboden ingangscombinatie d. geen bruikbaar geheugenelement; de Reset-combinatie ontbreekt EE4 igitale Systemen 26

27 Huiswerkopgaven h4 Vraag 2: Bij SR latches is SR = verboden ivm racecondities en niet-complementaire uitgangswaarden. Bij de volgende implementatie: S R a. zijn all problemen rond SR = opgelost. Voor SR = is gekozen voor een extra setopdracht b. zijn all problemen rond SR = opgelost. Voor SR = is gekozen voor een extra resetopdracht c. zijn all problemen rond SR = opgelost. Voor SR = is gekozen voor een extra onthoud (hold) opdracht d. zijn niet alle problemen rond SR = opgelost. EE4 igitale Systemen 27

28 Huiswerkopgaven h4 Vraag 3: Gegeven het volgende circuit met drie positive edge-triggered flipflops: In Out FF FF FF CLK CLK: t t 2 t 3 t 4 t 5... Indien voor t op In het constante signaal X wordt gezet, waneer wordt X op zijn vroegst op Out waargenomen? Op of direct na: a. t 2 b. t 3 c. t 4 d. t 5 of later EE4 igitale Systemen 28

29 Huiswerkopgaven h4 Casus: sequentiële opteller Men wil een circuit ontwerpen dat twee 8-bits getallen A = a 7 a 6... a a en B = b 7 b 6... b b wil optellen tot het getal S = s 8 s 7 s 6... s s. Om componenten te sparen wil men de optelling op een sequentiële manier realiseren: op tijdstip (klokflank) t i (i =,,2,...,7) ontvangt het circuit de input bits a i en b i en berekent bit s i. Tijdens de berekening speelt de carry c i- die mogelijk is ontstaan tijdens de vorige berekening op tijdstip i- een belangrijke rol (tijdens de eerste berekening op i = is de vorige carry natuurlijk ). e carry speelt uiteraard ook een rol tijdens de berekening van s 8. e sequentiële opteller kan worden gebouwd m.b.v. een FSM met 2 states zoals onderstaand circuit: a 7 a 6... a a b FSM 7 b 6... b b s 8 s 7 s 6... s s CLK EE4 igitale Systemen 29

30 Huiswerkopgaven h4 Vraag 4 (zie de casus sequentiële opteller ): e FSM kan worden gerepresenteerd door de volgende FS (Mealy vorm) waarin X en Y nog niet zijn ingevuld: Reset S X Y / Welke uitspraak is correct? / / / S a. S representeert s i =, S representeert s i = b. S representeert c i =, S representeert c i = c. S representeert a i =, S representeert b i = d. Geen van bovenstaande antwoorden. EE4 igitale Systemen 3

31 Huiswerkopgaven h4 Vraag 5 (zie de casus sequentiële opteller ): In de FS staan twee labels X en Y. Wat moet er voor X en Y worden ingevuld? Reset S X Y / a. X = (/, /) Y = / b. X = (/, /, /) Y = / c. X = / Y = / d. Geen van bovenstaande antwoorden. / / / S EE4 igitale Systemen 3

32 Huiswerkopgaven h4 Vraag 6 (zie de casus sequentiële opteller ): Stel dat we nu twee 64-bit getallen A en B sequentieel willen optellen. Welke van onderstaande uitspraken is het meest correct? a. We moeten de vorige FSM aanpassen b. We kunnen de vorige FSM gebruiken en de berekening kost evenveel tijd (= # klokcycli) c. We kunnen de vorige FSM gebruiken maar de berekening kost wel meer tijd (= # klokcycli) d. Geen van bovenstaande antwoorden. EE4 igitale Systemen 32

33 Huiswerkopgaven h4 Vraag 7 (zie de casus sequentiële opteller ): Stel dat de opteller met flip-flops en 4-input NAN gates moet worden gerealiseerd. Hoeveel flip-flops en NAN gates zijn benodigd (een invertor kost ook een NAN gate)? a. FF en gates b. FF en 9 gates c. 2 FF en 5 gates d. Geen van bovenstaande antwoorden. EE4 igitale Systemen 33

34 Huiswerkopgaven h4 Vraag 8 (zie de casus sequentiële opteller ): Stel dat de opteller m.b.v. een Moore machine wordt gerealiseerd. Welke van de volgende uitspraken is het meest correct? a. e FS van de Moore machine heeft 2 states b. e FS van de Moore machine heeft 3 states c. e FS van de Moore machine heeft 4 states d. Geen van bovenstaande antwoorden. EE4 igitale Systemen 34

35 Casus: 4-bits detector Huiswerkopgaven h4 Onderstaand circuit detecteert een bepaalde reeks van 4 bits: Y CLK Z X Y CLK EE4 igitale Systemen 35

36 Huiswerkopgaven h4 Vraag 9 (zie de casus 4-bit detector ): Welke type FSM is hier gerealiseerd? a. Moore machine b. Mealy machine c. Synchronous Mealy machine d. Geen van bovenstaande antwoorden. EE4 igitale Systemen 36

37 Huiswerkopgaven h4 Vraag (zie de casus 4-bit detector ): Welke 4-bits reeks wordt door het circuit gedetecteerd? a. b. c. d. Geen van bovenstaande antwoorden. EE4 igitale Systemen 37