Hoofdstuk 4. Digitale techniek

Transcriptie

1 Hoofdstuk 4 Digitale techniek 1

2 A C & =1 F Figuur 4.1: Combinatorische schakeling.

3 A C & & F A = & F C Figuur 4.2: Drie-input AND.

4 A C _ >1 & F Figuur 4.3: Don t care voorbeeld

5 A? F Figuur 4.4: Onbekende logische schakeling.

6 1 A F 1 0 t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 Figuur 4.5: Tijdsdiagram.

7 A A 3 x t P Figuur 4.6: Propagation delay van drie invertors.

8 A A =1 F F Figuur 4.7: Schakeling met glitches in het tijdsdiagram.

9 Functie Ingangen Uitgangen Ingangen Uitgangen Figuur 4.8: Combinatorische schakelingen.

10 S S S S 3 S A A A A ADDER A > A = A < A A A A COMPARATOR Figuur 4.9: Adder en comparator.

11 select select A C D A C D A C D MUX uit in DEMUX A C D A C D A C D Figuur 4.10: Multiplexer en demultiplexer.

12 E E D D D D D D D D D Figuur 4.11: 1-bits en 8-bits geheugenschakeling of register.

13 SHIFT LOAD D 0 D1 D2 D3 D4 D5 D6 D7 (in) Figuur 4.12: 8-bits schuifregister. uit

14 SHIFT SEND uit in RECEIVE Figuur 4.13: Datatransport met twee schuifregisters.

15 E A A3 A2 A1 A R0 R1 ADDER R2 E S S 4 S3 S2 S1 S0 E A E E S Clocksignalen E Figuur 4.14: Adder met geheugenelementen.

16 A 1 F A F Figuur 4.15: uffersymbolen.

17 A >1 _ C >1 _ D Figuur 4.16: Flipflop met NOR-gates.

18 S R Figuur 4.17: Symboolvan een RS-flipflop.

19 1 S 0 1 R t 1 t 2 Figuur 4.18: Tijdsdiagram van een RS-flipflop.

20 A & C & D Figuur 4.19: Flipflop mat NAND-gates.

21 S R Figuur 4.20: Symbool R S flipflop met active low inputs.

22 J J clock K clock K Figuur 4.21: Positieve (links) en negatieve (rechts) flanktriggering.

23 D D clock clock Figuur 4.22: Symbolen D-flipflop.

24 clock D Figuur 4.23: Tijdsdiagram D-flipflop.

25 J J clock K clock K Figuur 4.24: JK-flipflop.

26 J clock K master J clock K slave J clock K Figuur 4.25: Interne opbouw en symbool van een JK-MS-flipflop.

27 clock J K Figuur 4.26: Tijdsdiagram van een JK-master-slave-flipflop.

28 PR J clock K CL Figuur 4.27: JK-MS-flipflop met preset en clear.

29 D E Figuur 4.28: Symbool D-latch.

30 E D Figuur 4.29: Tijdsdiagram D-latch.

31 A t/t=0.5 t T 50% duty cycle t/t=0.25 t T 25% duty cycle Figuur 4.30: Kloksignalen.

32 A A t = 20 ms t = 20 ms t = 20 ms Figuur 4.31: Monostabiele multivibrator.

33 D 0 D 1 D 2 D clock Figuur 4.32: 4-bits register.

34 data in D 0 D1 D2 D 3 data uit clock Figuur 4.33: Schuifregister.

35 0 =1 D 0 D1 1 D 2 2 D 3 3 = X X X X shift clock bitstroom Figuur 4.34: CRC-hardware.

36 a CRC b } CRC Figuur 4.35: CRC-genereren en CRC controleren.

37 Alle J- en K-ingangen zijn logisch J 0 J1 J2 2 J 3 3 clock K 0 K 1 K 2 K 3 Figuur 4.36: Asynchrone ripple counter.

38 clock- puls Figuur 4.37: Telsequentie van een 4-bits counter.

39 clock Figuur 4.38: Tijdsdiagram van een ripple counter zonder propagation delay.

40 clock Figuur 4.39: Tijdsdiagram van een ripple counter met propagation delay.

41 Figuur 4.40: 3-bits pseudo random number generator.

42 Figuur 4.41: Codesequentie van een 3-bits PRNG.

43 A 0 A A 6 & F Figuur 4.42: Codedetector.

44 ] A E decoder E Figuur 4.43: Decoder met enable-ingang.

45 E encoder E A Figuur 4.44: Encoder.

46 A select & >1 F A F & select Figuur 4.45: 2-naar-1-multiplexer.

47 Select & A C A & C Select Figuur 4.46: 1-naar-2-demultiplexer.

48 A 0 0 =1 A 0 0 =1 A 0 A 1 COMP A 1 1 A 2 2 =1 =1 & A= A 1 1 A 2 2 =1 =1 & A= A 2 A A= A 3 3 =1 A 3 3 =1 2 3 E E Figuur 4.47: Comparator, realisatie en symbool.

49 A 0 A 1 COMP A 0 A 1 COMP A 2 A> A 2 A> A 3 0 A= A 3 0 A= 1 A< 1 A< cascade inputs A> A= A< Figuur 4.48: Magnitude comparator.

50 D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 =1 =1 =1 =1 =1 =1 =1 P = D D D D D D D D Figuur 4.49: Pariteitsboom.

51 A 0 0 =1 S 0 A 0 HA S 0 & C 1 0 C 1 Figuur 4.50: Half adder.

52 A 0 S 0 0 C 0 HA S C HA C >1 _ C 1 A 0 0 C 0 FA S 0 C 1 Figuur 4.51: Full adder.

53 3 A 3 2 A 2 1 A 1 0 A 0 FA FA FA HA C 1 C 4 S 3 S 2 S 1 S 0 Figuur 4.52: Optelschakeling voor meer bits.

54 S 0 S 1 S 2 D 3 S 0 S 1 S 2 D S 2 0 S 1 S 2 D S 1 0 S 1 S 2 D S 0 0 S 1 S 2 D 4 D 3 D 2 D 1 D 5 D 6 D 7 MUX 3 D 4 D 5 D 6 MUX 2 D 3 D 4 D 5 MUX 1 D 2 D 3 D 4 MUX 0 D 0 D 7 D 6 D 5 D 1 D 0 D 7 D 6 D 2 D 1 D 0 D D 4 D 5 D 6 D 7 D 5 D 6 D 7 D 0 D 6 D 7 D 0 MUX 4 D 7 D 0 D 1 MUX 5 D 0 D 1 D 2 MUX 6 D 1 D 2 D 3 MUX 7 D 1 D 2 D 3 D 4 D 2 D 3 D 4 D 5 D 3 S 0 S 1 S 2 D S 4 0 S 1 S 2 D S 5 0 S 1 S 2 D S 6 0 S 1 S 2 S 0 S 1 S 2 Figuur 4.53: arrelshufter voor acht bits.

55 +5 Volt +5 Volt sperren T1 T1 T2 geleiden Uitgang = 0 T2 Uitgang = 1 Figuur 4.54: Uitgangen van logische schakelingen.

56 +5 Volt +5 Volt T1 T3 T2 T4 Figuur 4.55: Kortsluiting via T 1 en T 2.

57 +5 Volt +5 Volt Collector of Drain Pull up T1 Uitgang = 0 T1 Uitgang = 1 Figuur 4.56: Open collector uitgang met externe pull-up weerstand.

58 +5 Volt Gecombineerde uitgang = 0 T1 T2 T3 T4 Figuur 4.57: Combinatie van vier uitgangen met één pull-up weerstand.

59 +5 Volt sperren T1 sperren T2 Uitgang = Z Figuur 4.58: Uitgang in niet-actieve toestand.

60 A F A F A F E E Figuur 4.59: Tristate buffer. E

61 A S F Figuur 4.60: Multiplexer met tristate buffers.

62 A C D A A & F Figuur 4.61: Programmeerbaar array.

63 A C D A A & F Figuur 4.62: Compacte weergave van een programmeerbaar array.

64 A C D OR Array A A & & & & AND Array W X Y Z Figuur 4.63: Programmeerbaar AND- en OR-array.

65 A =1 C _ >1 & F Figuur 4.64: Combinatorische schakeling.

66 A & & & F & Figuur 4.65: Schakeling met NAND-gates.

67 & D 0 D 1 & D 2 clock Figuur 4.66: Schakeling met D-flipflops.

68 J 0 J & J K K K CLOCK K = K = Figuur 4.67: Schakeling met JK-flipflops.