EE1410: Digitale Systemen BSc. EE, 1e jaar, , 2e werkcollege
|
|
|
- Dennis Coppens
- 7 jaren geleden
- Aantal bezoeken:
Transcriptie
1 EE4: igitale Systemen BSc. EE, e jaar, 2-22, 2e werkcollege Arjan van Genderen, Stephan Wong, Computer Engineering 5 t/m elft University of Technology Challenge the future
2 Voor je begint. ownload het bestand werkcolllege2.zip van Blackboard -> EE4 - > Lectures -> Werkcollege 2, en pak het uit op een plaats waar je schrijfrechten hebt (bijv. H:). Er wordt nu een map werkcollege2 aangemaakt. 2. Start ModelSim met Programs->Engineering->Modelsim SE 6.2a -> ModelSim en maak een nieuw project (File -> New -> Project) in de map werkcollege2. 3. Voeg de VHL files seg7dec.vhd en seg7dec_tb.vhd alvast toe aan het project. 4. In de map werkcollege2 staat een copie van deze slides (zonder antwoorden). EE4 igitale Systemen 2
3 Werkcollege 2 Ontwerp combinatorische schakeling: 7 segments decoder VHL K-maps Synthese voor FPGA Ontwerp sequentieele schakeling: 3-bit counter/pulsgenerator FSMs VHL EE4 igitale Systemen 3
4 Excess-3 to 7 Segment ecoder C C 5 C 6 C C 4 C 2 C 3 7-Segment display C C C 2 C 3 C 4 C 5 C 6? A B C excess-3 codering A B C display EE4 igitale Systemen 4
5 5 EE4 igitale Systemen Analyse Excess-3 to 7 Segment ecoder oorgronden van het probleem - input: 4 bit excess-3 digit - output: control signalen voor het display - 4 inputs A, B, C, - 7 outputs C, C,..., C 6 Formuleren van het probleem mbv. een waarheidstabel A B C C C C 2 C 3 C 4 C 5 C 6? C C C 2 C 3 C 4 C 5 C 6 A B C Schrijven van VHL code zie volgende slide
6 Excess-3 to 7 Segment ecoder in VHL architecture behaviour of seg7dec is signal I : std_logic_vector( to 3); signal O : std_logic_vector( to 6); begin I <= (A, B, C, ); library IEEE; use IEEE.std_logic_64.ALL; entity seg7dec is port (A, B, C, : in std_logic; C, C, C2, C3, C4, C5, C6 : out std_logic ); end entity seg7dec; comb: process (I) begin case I is when "" => O <= ""; -- when "" => O <= ""; -- when "" => O <= ""; -- 2 when "" => O <= ""; -- 3 when "" => O <= ""; -- 4 when "" => O <= ""; -- 5 when "" => O <= ""; -- 6 when "" => O <= ""; -- 7 when "" => O <= ""; -- 8 when "" => O <= ""; -- 9 when others => O <= " "; end case; end process; (C, C, C2, C3, C4, C5, C6) <= O; end behaviour; EE4 igitale Systemen 6
7 Testbench 7 Segment ecoder in VHL library IEEE; use IEEE.std_logic_64.ALL; entity seg7dec_tb is end entity seg7dec_tb; architecture behaviour of seg7dec_tb is component seg7dec port (A, B, C, : in std_logic; C, C, C2, C3, C4, C5, C6 : out std_logic ); end component; signal A, B, C, : std_logic; signal C, C, C2, C3, C4, C5, C6 : std_logic; begin lbl: seg7dec port map (A, B, C,, C, C, C2, C3, C4, C5, C6); A <= '' AFTER NS, '' AFTER 4 NS; B <= '' AFTER NS, '' AFTER 2 NS, '' AFTER 4 NS, '' AFTER 6 NS; C <= '' AFTER NS, '' AFTER NS, '' AFTER 2 NS, '' AFTER 3 NS, '' AFTER 4 NS, '' AFTER 5 NS, '' AFTER 6 NS, '' AFTER 7 NS; <= '' AFTER NS, '' AFTER 5 NS, '' AFTER NS, '' AFTER 5 NS, '' AFTER 2 NS, '' AFTER 25 ns, '' AFTER 3 NS, '' AFTER 35 NS, '' AFTER 4 NS, '' AFTER 45 NS, '' AFTER 5 NS, '' AFTER 55 NS, '' AFTER 6 NS, '' AFTER 65 ns, '' AFTER 7 NS, '' AFTER 75 NS; end behaviour; EE4 igitale Systemen Simuleer seg7dec.vhd met seg7dec_tb.vhd Klik op lbl en gebruik Add -> Add to Wave en Add -> Add to List. Probeer bij List -> List Preferences... : Expand eltas of Collapse eltas 7?
8 EE4 igitale Systemen 8
9 EE4 igitale Systemen 9
10 Implementatie Excess-3 to 7 Segment ecoder Kies de implementatie-hardware Bijv. losse poorten NORs NANs FPGA Volg de implementatie-procedure K-maps ilinx ISE / Synplify EE4 igitale Systemen
11 K-maps: Sum of Products AB A C AB A C AB A C C C C B B B K-map for C K-map for C K-map for C 2 AB A C C B K-map for C 3 C = A + B + C + C C = B + C C 2 = B + C + C 3 = B C + B + C + BC EE4 igitale Systemen?
12 K-maps: Sum of Products: NANs AB A C AB A C AB A C C C C B B B K-map for C 4 K-map for C 5 K-map for C 6 C = A + B + C + C C = B + C C 2 = B + C + C 3 = B C + B + C + BC C 4 = B + C C 5 = AC + C C 6 = AC + A + BC + C 4 unieke product-termen: 9 omvatten meer dan variabele 3 geinverteerde ingangen nodig Benodigde losse poorten: 3 INV, 9 AN, 7 OR Wanneer alleen INV en NAN: 4 INV, 6 NAN? EE4 igitale Systemen 2
13 K-maps: Product of Sums AB A C AB A C AB A C C C C B B B K-map for C K-map for C K-map for C 2 AB A C C B K-map for C 3 C = (A + C + )(B + C + ) C = B + C C 2 = B + C + C 3 = (B + C + ) (B + C + ) (B + C + ) EE4 igitale Systemen 3?
14 K-maps: Sum of Products: NORs AB A C AB A C AB A C C C C B B B K-map for C 4 K-map for C 5 K-map for C 6 C = (A + C + )(B + C + ) C = B + C C 2 = B + C + C 3 = (B + C + ) (B + C + ) (B + C + ) C 4 = (B + C ) C 5 = (A + C) (C + ) C 6 = (A + C + ) (A + B) (B + C + ) unieke som-termen: omvatten meer dan variabele 3 geinverteerde ingangen nodig Benodigde losse poorten: 3 INV, OR, 5 AN Wanneer alleen INV en NOR: 3 INV, 5 NOR? EE4 igitale Systemen 4
15 Implementatie met FPGA. Start het programma Synplify Pro: Start -> Programs -> Practica -> Synplicity -> Synplify Pro 2. Maak een nieuw project met File -> New: Selecteer Project File (Project) en zet File Location naar de map waar de file seg7dec.vhd staat. 3. Gebruik Add File om seg7dec.vhd toe te voegen. 4. Klik Implementation Options en selecteer in tab evice: Technology: ilinx Spartan 3, Part C3S2, Package: FT256, Speed -4, vink aan: Option: isable I/O insertion 5. Klik Run 6. Bekijk schema met HL-Analyst -> Technology -> Flattened View EE4 igitale Systemen 5
16 EE4 igitale Systemen 6
17 3-bit Binary Counter Toestandstabel Huidige State Volgende State Q 2 Q Q Q 2 Q Q NQ 2 NQ NQ clk FF 2 FF FF NQ 2 NQ NQ Combinatorische logica Bij counters kunnen de state bits ook gelijk als uitgangen gebruikt worden e volgende state hangt niet af van de ingangen (of in geringe mate via een reset, enable en/of load signaal) EE4 igitale Systemen 7
18 Counter als FSM beschreven in VHL library IEEE; use IEEE.std_logic_64.ALL; entity counter is port (clk, reset : in std_logic; P : out std_logic_vector(2 downto ) ); end entity counter; architecture fsm of counter is signal Q, NQ : std_logic_vector(2 downto ); begin reg: process (clk) -- state register begin if (clk'event and clk = '') then if (reset = ' ) then Q <= ""; else Q <= NQ ; end if; end if; end process; reset clk FF 2 Q 2 Q Q FF FF NQ 2 NQ NQ Combinatorische logica comb: process (Q) begin case Q is when "" => -- S NQ <= ""; when "" => -- S NQ <= ""; when "" => -- S2 NQ <= ""; when "" => -- S3 NQ <= ""; when "" => -- S4 NQ <= ""; when "" => -- S5 NQ <= ""; when "" => -- S6 NQ <= ""; when "" => -- S7 NQ <= ""; when others => -- to catch "UUU" etc. NQ <= ""; end case; end process; P <= Q; end fsm; EE4 igitale Systemen 8?
19 Testbench Counter library IEEE; use IEEE.std_logic_64.ALL; entity counter_tb is end counter_tb; architecture behaviour of counter_tb is component counter port (clk, reset : in std_logic; P : out std_logic_vector(2 downto ) ); end component; signal clk, reset : std_logic; signal P : std_logic_vector(2 downto ); begin lbl: counter port map (clk, reset, P); Simuleer counter-fsm.vhd met counter_tb.vhd Gebruik Add -> Add All Signals to Wave Klik met rechts op een bus signaal (P, Q, NQ) en probeer Radix -> Unsigned clk <= '' after ns, '' after ns when clk /= '' else '' after ns; reset <= '' after ns, '' after 2 ns; end behaviour; EE4 igitale Systemen 9?
20 EE4 igitale Systemen 2
21 Implementatie als FSM mbv. Flip-Flops Toestandstabel Huidige State Volgende State NQ Q 2 Q Q 2 Q Q 2 Q Q NQ 2 NQ NQ Q NQ (= ) = Q Q + Q Q reset clk FF 2 Q 2 Q Q FF FF NQ 2 Q 2 Q Q 2 Q NQ Q 2 Q Q 2 Q NQ 2 NQ NQ Combinatorische logica Q NQ 2 (= 2 ) = Q Q 2 + Q Q 2 + Q Q Q 2 = (Q +Q )Q 2 + (Q Q )Q 2 = (Q Q ) Q 2 + (Q Q )Q 2 EE4 igitale Systemen Q NQ (= ) = Q 2?
22 Implementatie als FSM mbv. Flip-Flops Count clk Q Q 2 clk Q Q clk Q Q NQ 2 Q NQ Q 2 Q Q NQ Q Q Q Q 2 Q Q Q Q EE4 igitale Systemen 22
23 Counter arithmetisch beschreven in VHL library IEEE; use IEEE.std_logic_64.all; use IEEE.numeric_std.all; entity counter is port (clk, reset : in std_logic; P : out std_logic_vector(2 downto ) ); end entity counter; architecture arithmetic of counter is signal Q, NQ : unsigned (2 downto ); begin reg: process (clk) -- state register begin if (clk'event and clk = '') then if (reset = '') then Q <= ""; else Q <= NQ; end if; end if; end process; comb: process (Q) -- compute NQ value begin NQ <= Q + ; end process; P <= std_logic_vector(q); end arithmetic; reset clk FF 2 Q 2 Q Q FF FF NQ 2 NQ NQ Combinatorische logica EE4 igitale Systemen 23
24 Implementatie met FPGA. Gebruik Change File om seg7dec.vhd te vervangen door counterarithmetic.vhd. 2. Klik Run 3. Bekijk schema met HL-Analyst -> Technology -> Flattened View EE4 igitale Systemen 24
25 EE4 igitale Systemen 25
26 Ontwerp pulsgenerator Stel men heeft een digitaal signaal dat elke ns van waarde wisselt. Ontwerp een circuit dat dit signaal als input heeft en iedere.2 µs een 2 ns puls genereert. µs 2 µs Y.2 µs 2 ns Hint: is periodiek met 2 ns periode dus met een frequentie f x = /2 = 5 MHz Y is periodiek met 2 ns periode dus met een frequentie f y = /2 = f x /6 us bedenk een manier om de frequentie van door 6 te delen! EE4 igitale Systemen 26
27 Ontwerp pulsgenerator: 6-deler Aanpak: tel de pulsen van en produceer een Y puls na 6 pulsen van. Hint: modificeer de 3-bit counter Oplossing: - gebruik als clock signaal - elimineer de laatste twee states van de counter, dwz. next_state() = - het Y output signaal moet zijn alleen in de state Toestandstabel Huidige State Q 2 Q Q Volgende State NQ 2 NQ NQ Y EE4 igitale Systemen 27
28 6-deler VHL Beschrijving en Testbench library IEEE; use IEEE.std_logic_64.ALL; entity divider6_tb is end divider6_tb; Copieer counter-fsm.vhd naar divider6.vhd en maak een entity divider6 met een extra uitgangsignaal Y en een bijbehorende achitecture. Simuleer met divider6_tb.vhd architecture behaviour of divider6_tb is component divider6 port (clk, reset : in std_logic; P : out std_logic_vector (2 downto ); Y : out std_logic ); end component; signal, reset, Y : std_logic; signal P : std_logic_vector(2 downto ); begin lbl: divider6 port map (, reset, P, Y); <= '' after ns, '' after ns when /= '' else '' after ns; reset <= '' after ns, '' after 2 ns; end behaviour; EE4 igitale Systemen 28?
29 6-deler VHL Beschrijving library IEEE; use IEEE.std_logic_64.ALL; entity divider6 is port (clk, reset : in std_logic; P : out std_logic_vector(2 downto ); Y : out std_logic); end divider6; architecture behaviour of divider6 is signal Q, NQ : std_logic_vector(2 downto ); begin reg: process (clk) -- state register begin if (clk'event and clk = '') then if (reset = ' ) then Q <= ""; else Q <= NQ ; end if; end if; end process; comb: process (Q) begin case Q is when "" => -- S NQ <= ""; Y <= ''; when "" => -- S NQ <= ""; Y <= ''; when "" => -- S2 NQ <= ""; Y <= ''; when "" => -- S3 NQ <= ""; Y <= ''; when "" => -- S4 NQ <= ""; Y <= ''; when "" => -- S5 NQ <= ""; Y <= ''; when others => NQ <= ""; Y <= ''; end case; end process; P <= Q; end behaviour; EE4 igitale Systemen 29?
30 6-deler Implementatie mbv. Flip-Flops Huidige State Q 2 Q Q Volgende State NQ 2 NQ NQ Y Q Q 2 Q 2 Q Q = Q Q + Q Q Q 2 Q 2 Q Q Q = Q Q 2 Q 2 Q 2 Q Q Q 2 Q 2 Q Q Q 2 = Q Q 2 + Q Q Q Y = Q Q 2 EE4 igitale Systemen 3
31 6-deler Implementatie mbv. Flip-Flops µs 2 µs Y.2 µs Q Q Q Q Q Q 2 Q 2 Q Q 2 Q Q Q Q Q Q Q CLK Q Q 2 CLK Q Q CLK Q Q Q Q 2 Y EE4 igitale Systemen 3
Toets Digitale Systemen 01/06/2006, 8.45 10.30 uur
Toets igitale Systemen 0/06/2006, 8.45 0.30 uur e toets is open boek en bestaat uit 0 multiple-choice (MC) vragen en 3 open vragen. e MC-vragen dienen beantwoord te worden op het uitgereikte MC-formulier.
EE1410: Digitale Systemen BSc. EE, 1e jaar, , vragencollege 2
EE4: Digitale Systemen BSc. EE, e jaar, 22-23, vragencollege 2 Arjan van Genderen, Stephan Wong, Computer Engineering 7-6-23 Delft University of Technology Challenge the future Vragencollege Tentamen dinsdag
b) Geef het schema van een minimale realisatie met uitsluitend NANDs en inverters voor uitgang D.
Basisbegrippen Digitale Techniek (213001) 9 november 3000, 13.30 17.00 uur 8 bladzijden met 10 opgaven Aanwijzingen bij het maken van het tentamen: 1. Beantwoord de vragen uitsluitend op de aangegeven
Toets Digitale Systemen 31/05/2007, uur
Toets Digitale Systemen 3/5/27, 8.3.3 uur De toets is open boek en bestaat uit multiple-choice (MC) vragen en 3 open vragen. De MC-vragen dienen beantwoord te worden op het uitgereikte MC-formulier. Enkele
Digitale Systeem Engineering 1. Week 4 Toepassing: Pulse Width Modulation Jesse op den Brouw DIGSE1/2013-2014
Digitale Systeem Engineering 1 Week 4 Toepassing: Pulse Width Modulation Jesse op den Brouw DIGSE1/2013-2014 PWM basics Het regelen van het toerental van een elektromotor kan eenvoudig worden gedaan door
EE1410: Digitale Systemen BSc. EE, 1e jaar, , vragencollege 1
EE40: Digitale Systemen BSc. EE, e jaar, 202-203, vragencollege Arjan van Genderen, Stephan Wong, Computer Engineering 28-3-203 Delft University of Technology Challenge the future Huiswerk hoorcollege
Studentnummer:... Opleiding:...
Computerorganisatie INF/TEL (233) februari 2, 9. 2.3 uur 8 bladzijden met 9 opgaven 3 bladzijden met documentatie Let op: Vul het tentamenbriefje volledig in (d.w.z. naam, studentnummer, naam vak, vakcode,
Basisconcept VHDL. Digitaal Ontwerpen Tweede studiejaar. Wim Dolman. Engineering, leerroute Elektrotechniek Faculteit Techniek
Basisconcept VHDL Tweede studiejaar Wim Dolman Engineering, leerroute Elektrotechniek Faculteit Techniek 1 Deze presentatie toont de stappen voor het ontwerpen van een digitale combinatorische schakeling
Antwoorden zijn afgedrukt!!!!!!!
Computerorganisatie INF/TEL (233) februari 2, 9. 2.3 uur 8 bladzijden met 9 opgaven 3 bladzijden met documentatie Let op: Vul het tentamenbriefje volledig in (d.w.z. naam, studentnummer, naam vak, vakcode,
Eindtentamen Digitale Systemen 07/07/2006, uur
Eindtentamen Digitale Systemen 07/07/2006, 9.00 2.00 uur Het tentamen is open boek en bestaat uit 8 multiple choice (MC) vragen en 2 open vragen. De MC-vragen dienen beantwoord te worden op het uitgereikte
Tentamen Digitale Systemen (EE1410) 6 juli 2012, uur
Tentamen igitale Systemen (EE4) 6 juli 22, 9. 2. uur it tentamen is een open boek tentamen en bestaat uit 8 multiple choice (M) vragen (63%) en 5 open vragen (37%). e M-vragen dienen beantwoord te worden
Digitale Systemen (EE1 410)
Digitale Systemen (EE1 410) Arjan van Genderen Stephan Wong Faculteit EWI Technische Universiteit Delft Cursus 2011 26-4-2011 ET1 410 (Stephan Wong) Pagina 1 Samenvatting 1 ste college Wat is VHDL? Waarvoor
Digitale Systeem Engineering 1
Digitale Systeem Engineering 1 Week 2 Delay, Sequential VHDL, hiërarchie, generics Jesse op den Brouw DIGSE1/2017-2018 VHDL delay models Het beschrijven van vertragingen en minimale pulsbreedte wordt gedaan
Lab6: Implementatie video timing generator
Het Micro-elektronica Trainings- Centrum Het MTC is een initiatief binnen de INVOMEC divisie. Industrialisatie & Vorming in Micro-elektronica Inleiding In de vorige modules werd een systeem opgebouwd en
EE1410: Digitale Systemen BSc. EE, 1e jaar, , 8e hoorcollege
EE4: Digitale Systemen BSc. EE, e jaar, 22-23, 8e hoorcollege rjan van Genderen, Stephan Wong, Computer Engineering 3-5-23 Delft University of Technology Challenge the future Hoorcollege 8 Combinatorische
VHDL overzicht. Digitale Systemen (ET1 410) VHDL? VHDL? Sequentieel vs. Concurrent 2/15/2011
VHDL overzicht Digitale Systemen (ET1 410) Arjan van Genderen Stephan Wong Faculteit EWI Technische Universiteit Delft Cursus 2010 2011 Wat is VHDL? Waarvoor gebruiken we het? Deze college Sequentieel
Digitale Systeem Engineering 1. Week 1 VHDL basics, datatypes, signal assignment Jesse op den Brouw DIGSE1/2014-2015
Digitale Systeem Engineering 1 Week 1 VHDL basics, datatypes, signal assignment Jesse op den Brouw DIGSE1/2014-2015 Wat is VHDL VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated
Project Digitale Systemen
Project Digitale Systemen Case Study The Double Dabble algorithme Jesse op den Brouw PRODIG/2014-2015 Introductie Double Dabble In de digitale techniek wordt veel met decimale getallen gewerkt, simpelweg
Digitale Systeem Engineering 1
Digitale Systeem Engineering 1 Week 1 VHDL basics, datatypes, signal assignment Jesse op den Brouw DIGSE1/2017-2018 Wat is VHDL VHDL = VHSIC Hardware Description Language VHSIC = Very High Speed Integrated
Digitale Systeem Engineering 1
Digitale Systeem Engineering 1 Week 3 Synthese, simuatie, testbenches, rekenen in VHDL Jesse op den Brouw DIGSE1/2018-2019 Synthese Synthese is het proces van het automatisch genereren van hardware uit
Eindtentamen Digitale Systemen (ET1405) 18 juni 2008, uur
Eindtentamen Digitale Systemen (ET405) 8 juni 2008, 9.00 2.00 uur De tentamen is open boek en bestaat uit 8 multiple choice (MC) vragen en 4 open vragen. De MC-vragen dienen beantwoord te worden op het
EE1410: Digitale Systemen BSc. EE, 1e jaar, , 10e hoorcollege
EE1410: Digitale Systemen BSc. EE, 1e jaar, 2012-2013, 10e hoorcollege Arjan van Genderen, Stephan Wong, Computer Engineering 13-5-2013 Delft University of Technology Challenge the future Hoorcollege 10
Digitale Systemen (ET1 410)
Digitale Systemen (ET1 410) Arjan van Genderen Stephan Wong Faculteit EWI Technische Universiteit Delft Cursus 2011 28-4-2011 EE1 410 (Stephan Wong) Pagina 1 Verschil simulatie en synthese Simulatie: functioneel
OPDRACHTEN PRACTICUM DIGSE1. J.E.J op den Brouw De Haagse Hogeschool Opleiding Elektrotechniek 19 maart 2016 J.E.J.opdenBrouw@hhs.
OPDRACHTEN PRACTICUM DIGSE1 J.E.J op den Brouw De Haagse Hogeschool Opleiding Elektrotechniek 19 maart 2016 J.E.J.opdenBrouw@hhs.nl Inleiding Het practicum is zodanig van opzet en moeilijkheidsgraad dat
Eindtentamen Digitale Systemen 18/06/2007, uur
Eindtentamen Digitale Systemen 8/6/27, 9. 2. uur De tentamen is open boek en bestaat uit 8 multiple choice (MC) vragen en 2 open vragen. De MC-vragen dienen beantwoord te worden op het uitgereikte MC-formulier.
clk_32768 mins_up secs_up countdown clear time_zero
Opdracht week 3 en 4 kookwekker Inleiding Het koken van een eitje lukt de meeste mensen nog. Toch zijn er wel mensen die dat niet zonder een kookwekker kunnen, met als gevolg een hard gekookt ei (of juiste
EE1410: Digitale Systemen BSc. EE, 1e jaar, , 4e college
EE4: igitale Systemen BSc. EE, e jaar, 22-23, 4e college Arjan van Genderen, Stephan Wong, Computer Engineering 2-2-23 elft University of Technology Challenge the future Mededelingen Volgende week tijdens
Antwoorden vragen en opgaven Basismodule
Antwoorden vragen en opgaven Basismodule Antwoorden van vragen en opgaven van hoofdstuk 1 1. Is elke combinatorische schakeling een digitale schakeling? Zo nee, waarom niet? Antwoord: Elke combinatorische
Ontwerp van digitale systemen. in VHDL
Ontwerp van digitale systemen in VHDL Luc Friant Inhoud - 1 - Inhoud - 2 - Inhoud Voorwoord 1. Hoofdstuk 1 Algemene structuur in VHDL 2. Hoofdstuk 2 De beschrijving van sequentiële logica in VHDL 3. Hoofdstuk
EE1410: Digitale Systemen BSc. EE, 1e jaar, , 3e college
EE4: igitale Systemen Sc. EE, e jaar, 22-23, 3e college rjan van Genderen, Stephan Wong, omputer Engineering 8-2-23 elft University of Technology hallenge the future Hoorcollege 3 anonieke vorm two-level
Digitale Systeem Engineering 2
Digitale Systeem Engineering 2 Week 4 Datapadsystemen Jesse op den Brouw DIGSE2/2016-2017 Complexe systemen In principe kan elk sequentiëel systeem beschreven worden met een toestandsdiagram. In de praktijk
EE1410: Digitale Systemen BSc. EE, 1e jaar, , 6e hoorcollege
EE4: Digitale Systemen BSc. EE, e jaar, 22-23, 6e hoorcollege Arjan van Genderen, Stephan Wg, Computer Engineering 22-4-23 Delft University of Technology Challenge the future Rooster 4e kwartaal (der voorbehoud)
Digitaal Ontwerp Mogelijke Examenvragen
Digitaal Ontwerp: Mogelijke Examenvragen.X) G-complement-methode Negatief getal voorgesteld door g-complement van positieve getal met dezelfde modulus. Uit eigenschap: Som van een negatief getal en positief
Hoe werkt een computer precies?
Hoe werkt een computer precies? Met steun van stichting Edict Ben Bruidegom & Wouter Koolen-Wijkstra AMSTEL Instituut Universiteit van Amsterdam Overview Introductie SIM-PL Simulatietool voor werking computer
Inhoudsopgave Gevorderden vorderen het gevorderde
Inhoudsopgave 1 Gevorderden vorderen het gevorderde 5 1.1 Zo, nu eerst......................................... 5 1.2 Bronnen......................................... 5 1.2.1 Veel haren....................................
Opgaven. en uitwerkingen bij het boek Digitale Techniek. Jesse op den Brouw
Opgaven en uitwerkingen bij het boek Digitale Techniek Jesse op den Brouw 2017 Jesse op den Brouw, Den Haag Versie: 0.99pl8 Datum: 6 mei 2017 Opgaven van Jesse op den Brouw is in licentie gegeven volgens
Inleiding Digitale Techniek
Inleiding Digitale Techniek Week 4 Binaire optellers, tellen, vermenigvuldigen, delen Jesse op den Brouw INLDIG/25-26 Optellen Optellen is één van meest gebruikte rekenkundige operatie in digitale systemen.
Tutorial. Quartus II. State machine editor. State machine wizard
Tutorial Quartus II State machine editor & State machine wizard 29 april 2014 Pieter van der Star Tutorial state machine file in Quartus 13.0 29 april 2014 Inhoudsopgave State machine editor ------------------------------------------------------------------------------------------------------2
Sequentiële schakelingen
Gebaseerd op geheugen elementen Worden opgedeeld in synchrone systemen» scheiding tussen wat er wordt opgeslagen (data) wanneer het wordt opgeslagen (klok) asynchrone systemen» Puls om geheugen op te zetten
Sequentiële Logica. Processoren 24 november 2014
Sequentiële Logica Processoren 24 november 2014 Inhoud Eindige automaten Schakelingen met geheugen Realisatie van eindige automaten Registers, schuifregisters, tellers, etc. Geheugen Herinnering van week
Inleiding Digitale Techniek
Inleiding Digitale Techniek Week 6 Timing, SR-latch, gated latches, flipflops, register Jesse op den Brouw INLDIG/2016-2017 Geheugen Tot nu toe zijn alleen combinatorische schakelingen behandeld. Bij deze
Aansturing van een stappenmotor
Cursus VHDL deel 2: Aansturing van een stappenmotor Jan Genoe In dit uitgewerkt voorbeeld schetsen we de werkwijze die moet gevolgd worden om uitgaande van een probleemstelling tot een concrete en werkende
XILINX ISE getstarted
XILINX ISE getstarted Een stap voor stap oefenhandleiding om een VHDL-ontwerp te simuleren en synthetiseren in XILINX ISE 10.1 Alle screenshots zijn uit het vrij beschikbare XILINX ISE softwarepakket.
Ontwerpmethoden. Doelstelling
6 Ontwerpmethoden Doelstelling Onderwerpen In dit hoofdstuk maak je kennis met een aantal ontwerpmethodieken en leer je werken met behulp van de methode met een gescheiden dataverwerking en besturing.
Ontwerp je eigen chip (5) poortjes programmatisch verknoopt
Ontwerp je eigen chip (5) 250 000 poortjes programmatisch verknoopt Clemens Valens (Elektor.Labs) Hoewel het heel goed mogelijk is om een FPGA-applicatie te ontwerpen als een schakeling van logische symbolen,
INSTALLATIE HANDLEIDING
INSTALLATIE HANDLEIDING SKELLET Kompellaan 11, 3600 Genk, België Inhoudsopgave 1 Software downloaden... 2 2 Software installeren... 3 3 SketchUp instellen voor Skellet... 5 3.1 Template instellen... 5
Dynamische Circuitspecialisatie
Dynamische Circuitspecialisatie Karel Bruneel promotor: prof. Dirk Stroobandt Field Programmable Gate Array 11111111111 1111111111111 1111111111 11111111111 Digitale GSM- 111111111 1111111111 11111 chip
EE1410: Digitale Systemen BSc. EE, 1e jaar, 2012-2013, 1e college
EE4: Digitale Systemen BSc. EE, e jaar, 22-23, e college Arjan van Genderen, Stephan Wong, Computer Engineering -2-23 Delft University of Technology Challenge the future Context: Computersystemen (CS)
Hoofdstuk 7. Computerarchitectuur
Hoofdstuk 7 Computerarchitectuur 1 controlebus CPU MEMORY I/O databus adresbus Figuur 71 Schematische opbouw van een computersysteem 8 Figuur 72 Een busverbinding Buslijn Out E A In Out E B In Out E C
Tutorial. Quartus II. State machine editor. State machine wizard
Tutorial Quartus II State machine editor & State machine wizard 29 april 2014 Pieter van der Star Inhoudsopgave State machine editor ------------------------------------------------------------------------------------------------------2
Labo Digitale Systemen
6 labozittingen: 1u30 Permanente evaluatie, laatste labozitting evaluatie (+ files afgeven) Cursus: http://telescript.denayer.wenk.be/~kvb/labo_digitale_systemen Wat? Implementatie van een parametrische
Digitale technieken Deeltoets II
Digitale technieken Deeltoets II André Deutz 11 januari, 2008 De opgaven kunnen uiteraard in een willekeurige volgorde gemaakt worden geef heel duidelijk aan op welke opgave een antwoord gegegeven wordt.
Logische functies. Negatie
Pa ELO/ICT Logische functies inaire elementen slechts twee mogelijkheden voorbeeld : het regent slechts twee toestanden : waar of niet waar Voorstellen met LETTERSYMOOL = het regent overeenkomst :» als
Faculteit Elektrotechniek - Leerstoel ES Tentamen Schakeltechniek. Vakcode 5A050, 19 januari 2005, 14:00u-17:00u
Faculteit Elektrotechniek - Leerstoel ES Tentamen Schakeltechniek Vakcode 5A050, 19 januari 2005, 14:00u-17:00u achternaam : voorletters : identiteitsnummer : opleiding : Tijdens dit tentamen is het gebruik
Slimme schakelingen (2)
Slimme schakelingen (2) Technische informatica in de zorg Thijs Harleman Modulecode: TMGZ-AMAL23 23 februari 2015 1 Overzicht college Doel van dit college: Verdiepen van kennis en inzicht van het ontwerpen
Faculteit Elektrotechniek - Leerstoel ES Tentamen Schakeltechniek. Vakcode 5A050, 19 januari 2005, 14:00u-17:00u
Faculteit Elektrotechniek - Leerstoel ES Tentamen Schakeltechniek Vakcode 5A050, 19 januari 2005, 14:00u-17:00u achternaam : voorletters : identiteitsnummer : opleiding : Tijdens dit tentamen is het gebruik
SI-Profinet. Unidrive M200-M400 en Siemens S PLC (TIA portal)
Omschrijving: In dit document wordt stap voor stap uitgelegd hoe met TIA portal de communicatie opgezet kan worden tussen een Siemens S7-500 PLC en een Unidrive M400 met V2 module. Dit document behandelt
Standard Parts Installatie Solid Edge ST3
Hamersveldseweg 65-1b 3833 GL LEUSDEN 033-457 33 22 033-457 33 25 info@caap.nl www.caap.nl Bank (Rabo): 10.54.52.173 KvK Utrecht: 32075127 BTW: 8081.46.543.B.01 Standard Parts Installatie Solid Edge ST3
Opdracht week 4 INLDIG 1
Opdracht week 4 Binair-naar-BCD omzetting Inleiding In de digitale techniek worden getallen opgeslagen in het binaire talstelsel. Rekenschakelingen zijn zo eenvoudig te ontwerpen. Helaas is het aflezen
Today s class. Digital Logic. Informationsteknologi. Friday, October 19, 2007 Computer Architecture I - Class 8 1
Today s class Digital Logic Friday, October 19, 2007 Computer Architecture I - Class 8 1 Digital circuits Two logical values Binary 0 (signal between 0 and 1 volt) Binary 1 (signal between 2 and 5 volts)
Faculteit Elektrotechniek - Capaciteitsgroep ICS Tentamen Schakeltechniek. Vakcodes 5A010/5A050, 26 november 2003, 14:00u-17:00u
Faculteit Elektrotechniek - Capaciteitsgroep ICS Tentamen Schakeltechniek Vakcodes 5A010/5A050, 26 november 2003, 14:00u-17:00u achternaam : voorletters : identiteitsnummer : opleiding : Tijdens dit tentamen
Digitale Systeem Engineering 1
Digitale Systeem Engineering 1 Week 6 metastabiliteit, synchronisatie Jesse op den Brouw DIGSE1/2016-2017 Synchronisatie Een complex digitaal systeem bestaat uit combinatorische en sequentiele logica (poorten
Oefeningen Digitale Elektronica (I), deel 4
Oefeningen Digitale Elektronica (I), deel 4 Oefeningen op min en maxtermen, decoders, demultiplexers en multiplexers (hoofdstuk 3, 3.6 3.7) Wat moet ik kunnen na deze oefeningen? Ik kan de minterm en maxtermrealisatie
Studiewijzer Digitale Systeemengineering 1 (E-DIGSE1-13) 3 studiepunten
2018/2019 Elektrotechniek Semester 1.2 Studiewijzer Digitale Systeemengineering 1 (E-DIGSE1-13) 3 studiepunten Verantwoordelijk docent: Jesse op den Brouw J.E.J.opdenBrouw@hhs.nl Overige docent(en): Wasif
DDS chips. DDS = Direct Digital (frequency) Synthesis. Output = sinusvormig signaal. Maximum frequentie = ½ klokfrequentie
www.arduino.cc Arduino en DDS DDS chips DDS = Direct Digital (frequency) Synthesis Output = sinusvormig signaal Maximum frequentie = ½ klokfrequentie Frequentie bepaald door tuning word Grootste fabrikant:
Microcontrollers Week 1 Introductie microcontroller Jesse op den Brouw INLMIC/2014-2015
Microcontrollers Week 1 Introductie microcontroller Jesse op den Brouw INLMIC/2014-2015 Computersysteem Een systeem dat rekenkundige operaties, data manipulaties en beslissingen kan uitvoeren, aan de hand
Combinatorisch tegenover sequentieel
PBa ELO/ICT Combinatorisch tegenover sequentieel soorten digitale schakelingen : combinatorisch of sequentieel combinatorische schakelingen combinatie van (al dan niet verschillende) (basis)poorten toestand
VANTEK Discovery set. N. B. De OPITEC bouwpakketten zijn gericht op het onderwijs. N991240#1
9 9 1. 2 4 0 VANTEK Discovery set N. B. De OPITEC bouwpakketten zijn gericht op het onderwijs. 1 Inhoudsopgave Binair rekenen Pulse en Countermodule blz. 3 Informatieverwerking Input en outputmodules blz.
Faculteit Elektrotechniek - Leerstoel ES Tentamen Schakeltechniek. Vakcode 5A050, 17 november 2004, 9:00u-12:00u
achternaam : voorletters : identiteitsnummer : opleiding : Tijdens dit tentamen is het gebruik van rekenmachine of computer niet toegestaan. Vul je antwoorden in op dit formulier. Je dient dit formulier
Inhoud Inhoud. Over dit boek 7. 1 Eclipse IDE (Integrated Development Environment) 9. 2 Functionele specificatie 13
5 Inhoud Inhoud Over dit boek 7 1 Eclipse IDE (Integrated Development Environment) 9 2 Functionele specificatie 13 3 Implementatie grafische gebruikersinterface 31 4 De klassen en methoden 57 5 Technische
Accelerometer project 2010 Microcontroller printje op basis van de NXP-LPC2368
Accelerometer project 2010 Microcontroller printje op basis van de NXP-LPC2368 Handleiding bij het gebruik van een microcontroller in het Accelerometerproject (Project II) Er zijn speciaal voor het Accelerometerproject
Fysische Informatica met FLEC
Fysische Informatica met FLEC Inleiding De werking van de schakelingen die je gemaakt hebt bij het onderwerp fysische informatica kunnen op 2 manieren gecontroleerd worden. De eerste manier is met behulp
Inhoudsopgave. Optimalisatie van de mmips. Forwarding optie 1. Design flow. implementation
2 Inhoudsopgave Optimalisatie van de mmips pc Sander Stuijk Veel gestelde vragen Hoe moet ik forwarding implementeren? Hoe moet ik clipping implementeren? Waarom is mijn simulatie zo traag? Hoe kan ik
ES1 Project 1: Microcontrollers
ES1 Project 1: Microcontrollers Les 5: Timers/counters & Interrupts Timers/counters Hardware timers/counters worden in microcontrollers gebruikt om onafhankelijk van de CPU te tellen. Hierdoor kunnen andere
Hoofdstuk 4. Digitale techniek
Hoofdstuk 4 Digitale techniek 1 A C & =1 F Figuur 4.1: Combinatorische schakeling. A C & & F A = & F C Figuur 4.2: Drie-input AND. A C _ >1 & F Figuur 4.3: Don t care voorbeeld A? F Figuur 4.4: Onbekende
Faculteit Elektrotechniek - Capaciteitsgroep ICS Tentamen Schakeltechniek. Vakcodes 5A010/5A050, 19 januari 2004, 9:00u-12:00u
Faculteit Elektrotechniek - Capaciteitsgroep ICS Tentamen Schakeltechniek Vakcodes 5A010/5A050, 19 januari 2004, 9:00u-12:00u achternaam : voorletters : identiteitsnummer : opleiding : Tijdens dit tentamen
Inleiding Digitale Techniek
Inleiding Digitale Techniek Week 2 Binaire getallen, BCD, Gray, ASCII, 7-segment Jesse op den Brouw INLDIG/205-206 Decimaal talstelsel Ons talstelsel is een zogenaamd positioneel talstelsel. Een getal
Waarden persistent (blijvend) opslaan gaat in bestanden (files). Lege tekst: eof
Programmeren Blok A Persistente opslag van waarden http://www.win.tue.nl/ wstomv/edu/2ip05/ College 4 Tom Verhoeff Technische Universiteit Eindhoven Faculteit Wiskunde en Informatica Software Engineering
EE1400: Programmeren in C BSc. EE, 1e jaar, , 4e college
EE1400: Programmeren in C BSc. EE, 1e jaar, 2012-2013, 4e college Arjan van Genderen, Computer Engineering 11-12-2012 Delft University of Technology Challenge the future Mededelingen Voortgangstoets: Woensdagmiddag
Open het bestand met winrar en klik op uitpakken in vervolgens op bureaublad en als laatste op ok
Handleiding Installatie 5 kanaal s controller Installeer de software Pled welke bij de controller is bijgeleverd. Ga naar de pagina Handleidingen / Schema's en download de voorbeeld lichtschema s. Open
Van Poort tot Pipeline. Ben Bruidegom & Wouter Koolen-Wijkstra AMSTEL Instituut Universiteit van Amsterdam
Van Poort tot Pipeline Ben Bruidegom & Wouter Koolen-Wijkstra AMSTEL Instituut Universiteit van Amsterdam Van Poort tot Pipeline Pipeline processor One cycle machine Calculator File of registers Assembly
Tentamen Elektronische Schakelingen (ET1205-D2)
Vul op alle formulieren die je inlevert je naam en studienummer in. Tentamen Elektronische chakelingen (ET1205-2) atum: donderdag 30 augustus 2007 Tijd: 09.00 12.00 uur Naam: tudienummer: Cijfer Lees dit
EE1400: Programmeren in C BSc. EE, 1e jaar, , 3e college
EE1400: Programmeren in C BSc. EE, 1e jaar, 2012-201, e college Arjan van Genderen, Computer Engineering 4-12-2012 Delft University of Technology Challenge the future Hoorcollege Arrays, Pointers en Strings
CTCSS Encoder Super Flexibel Ontwerpen met een Arduino Nano
CTCSS Encoder Super Flexibel Ontwerpen met een Arduino Nano (voor minder als 2 euro weer QRV op de repeater) Henk Hamoen (PA3GUO) March 2016 Agenda Introductie CTCSS toonslot op repeaters Arduino Nano
Alle systemen. Voor het eerst aan het werk met Windows 7 en Office 2010. Bestemd voor: Medewerkers Versie: 0.1 Datum: 06-09-2010 Eigenaar: SSC ICT
Alle systemen Voor het eerst aan het werk met Windows en Office 2010 Bestemd voor: Medewerkers Versie: 0.1 Datum: 06-09-2010 Eigenaar: SSC ICT De eerste keer werken met Windows en Office 2010 Voordat u
Q: Hoe configureer ik het gebruik van een Hitachi CPU in CODESYS v3.5.x.x?
Q: Hoe configureer ik het gebruik van een Hitachi CPU in CODESYS v3.5.x.x? A: Dit document geeft hier uitleg over. Voordat het mogelijk is om een Hitachi CPU te gebruiken binnen de ontwikkelomgeving van
VOORBLAD SCHRIFTELIJKE TOETSEN
VOORBLAD SCHRIFTELIJKE TOETSEN OPLEIDING : ELEKTROTECHNIEK TOETSCODE : UITWERKINGEN INLDIG GROEP : EP, EQD TOETSDATUM : 3 OKTOBER 24 TIJD : 3: 4:3 AANTAL PAGINA S (incl. voorblad) : DEZE TOETS BESTAAT
De maker van deze pagina aanvaard geen enkele aansprakelijkheid voor de inhoud ervan, wel is deze met de grootste zorg samengesteld
custom maps gebruiken in mapsource De maker van deze pagina aanvaard geen enkele aansprakelijkheid voor de inhoud ervan, wel is deze met de grootste zorg samengesteld Bij deze handleiding ga ik er vanuit
Digitale Systeem Engineering 2
Digitale Systeem Engineering 2 Week 2 Toestandsmachines (vervolg) Jesse op den Brouw DIGSE2/2016-2017 Herkenningsautomaat Een typische sequentiële machine is een herkenningsautomaat of patroonherkenner.
Opgave Tussentijdse Oefeningen Jaarproject I Reeks 4: Lcd Interface & Files
Opgave Tussentijdse Oefeningen Jaarproject I Reeks 4: Lcd Interface & Files 1 Introductie In deze oefening zal je je LCD display leren aansturen. Je controleert deze display door er instructies naar te
Digitale Techniek. Jesse op den Brouw. Een inleiding in het ontwerpen van digitale systemen. Deel 3
Digitale Techniek Een inleiding in het ontwerpen van digitale systemen Jesse op den Brouw Deel 3 2018 Jesse op den Brouw, Den Haag Versie: 0.99pl13α Datum: 15 juni 2018 Digitale Techniek van Jesse op den
Digitale Techniek. Jesse op den Brouw. Een inleiding in het ontwerpen van digitale systemen. Eerste druk
Digitale Techniek Een inleiding in het ontwerpen van digitale systemen Jesse op den Brouw Eerste druk 2018 Jesse op den Brouw, Den Haag Versie: 0.99pl12 Datum: 15 maart 2018 Digitale Techniek van Jesse
von-neumann-architectuur Opbouw van een CPU Processoren 1 december 2014
von-neumann-architectuur Opbouw van een CPU Processoren 1 december 2014 Herhaling: Booleaanse algebra (B = {0,1},., +, ) Elke Booleaanse functie f: B n B m kan met., +, geschreven worden Met Gates (electronische
Multiplexers en demultiplexers MULTIPLEXERS
Pa EO/ICT Kim - dep. IWT Multiplexers en demultiplexers MU transmissie DEMU merikaans symbool multiplexer merikaans symbool demultiplexer ingangen uitgang ingang uitgangen controle controle MU/DEMU DIGITE
Digitale technieken Combinatorische en sequentiële logica
Digitale technieken Combinatorische en sequentiële logica ir. Patrick Colleman 1 Inleiding. 1 0.1 Systemen. 1 0.2 Voordelen van digitale systemen 4 0.3 Nadelen van digitale systemen 6 Hoofdstuk 1 : Logische
ES1 Project 1: Microcontrollers
ES1 Project 1: Microcontrollers Les 1: Installeren en verifiëren van de SDE Door Hugo Arends, augustus 2012 Microcontrollers Een microcontroller is een elektronische component dat gebruikt wordt om (complexe)
Alles op de kop. Dobbelsteen D02i werkt precies andersom! Johan Smilde
Alles op de kop Johan Smilde Dobbelsteen D02i werkt precies andersom! Deze dobbelsteen heeft omgekeerde uitgangen ten opzichte van de vorige. Dat wil zeggen dat de uitgangen hier niet actief hoog zijn
FAAC DRIVER. Driver install procedure for FAAC boards. Installatieprocedure voor driver voor FAAC-kaarten.
FAAC DRIVER Driver install procedure for FAAC boards Installatieprocedure voor driver voor FAAC-kaarten www.record-toegangstechniek.nl 1 When a FAAC board (E124 or E145) is connected to the USB port, it
CONFIGURATIEHANDLEIDING. File Exchange
CONFIGURATIEHANDLEIDING File Exchange Contents Contents... 2 1. Benodigde software... 3 1.1. Geostar 200/250... 3 1.1.1. Sync Software... 3 1.1.2. Sync Account... 3 1.1.3. Perceel Manager... 3 1.2. Viper4...
HANDLEIDING. Dit document beschrijft de installatie, configuratie en gebruik van de Netduino Plus 2 monitoring oplossing
1 HANDLEIDING V2.0.2.0-2013 Dit document beschrijft de installatie, configuratie en gebruik van de Netduino Plus 2 monitoring oplossing Inhoudsopgave 2 Inhoudsopgave... 2 Inleiding... 3 Software installatie...