Hoofdstuk 7. Computerarchitectuur

Transcriptie

1 Hoofdstuk 7 Computerarchitectuur 1

2 controlebus CPU MEMORY I/O databus adresbus Figuur 71 Schematische opbouw van een computersysteem

3 8 Figuur 72 Een busverbinding

4 Buslijn Out E A In Out E B In Out E C In D Figuur 73 Vier modulen op een buslijn

5 A B C D Figuur 74 Vier-lijns busverbinding

6 4 4 A B C D Figuur 75 Compacte tekenwijze voor vier-lijns bus

7 Q 0 d 0 Q 0 A B Q 7 d 7 Q 7 clock Figuur 76 Datatransfer van A naar B

8 Q 0 d 0 Q 0 d 0 Q 0 A 8 B C Q 7 d 7 Q 7 d 7 Q 7 clock B clock C Figuur 77 Drie registers

9 E I O I O I O I O I O I O I O I O E O O O O O O O O I I I I I I I I Figuur 78 Tristate buffer voor busgebruik

10 8 d 0 A Q 0 8 d 0 B Q 0 8 d 0 C Q 0 8 d 7 Q 7 d 7 Q 7 d 7 Q 7 clock A E_A clock B E_B clock C E_C Figuur 79 Gebruik van een bus

11 E B B B B B B B B A A A A A A A A Dir Dir & & A B Dir E Dir E A B Figuur 710 Bidirectionele buffers

12 Adreslijnen selecteren een geheugenplaats A 0 A n RAM } Elke geheugenplaats bevat m-bits D m D 0 datalijnen Figuur 711 RAM-module gezien door de CPU

13 A 0 D 0 adreslijnen RAM datalijnen A n D m CS R/W Figuur 712 Aansluitingen van een RAM-module

14 8 A clock A Q 0 Q 7 E_A 8 d 0 d 7 B clock B Q 0 Q 7 E_B 8 8 D 0 D 1 D 2 D3 D 4 D 5 D 6 D 7 E Dir C Q 0 8 d 0 D Q 0 8 Q 7 d 7 Q 7 clock C E_C clock D E_D Figuur 713 Geheugenmodule met vier registers

15 read A0 A 1 write select A & & & Dir E_A clock A >1 _ select B,C,D E A 0 A 1 A 0 A 1 A 0 A 1 & & & select B select C select D Figuur 714 Select-signalen voor de geheugenmodule met vier registers

16 adresbus controlebus A 0 A 1 read write RAM D 0 D 1 D 2 D3 D 4 D 5 D 6 D 7 databus Figuur 715 Eenvoudige geheugenmodule

17 access-tijd write-cycle read-cycle adresbus lijnen databus lijnen read write Figuur 716 Tijdsdiagram van de geheugenmodule

18 databus 8 D 0 D 0 D 0 D 0 A 0 A 0 A 0 A 0 A B C D A 5 A 5 A 5 A 5 R/W D 7 R/W CS D 7 R/W CS D 7 R/W CS D 7 R/W CS 6 adresbus A 6 decoder A 7 VMA E Figuur 717 Vier RAM-modulen met eigen adresbereik

19 8 databus A 0 D 0 8 adresbus 256 x 8-bit A D 7 7 R/W CS VMA R/W } controlebus Figuur 718 Equivalent van figuur 717

20 0xFF adres 0x00 256x8 RAM D C B } } } adres per module 0xc0 t/m 0xff 0x80 t/m 0xbf 0x40 t/m 0x7f D 7 D 0 A datalijnen 0x00 t/m 0x3f } Elke geheugenplaats bevat acht bits Figuur 719 De uit vier submodulen opgebouwde RAM-module

21 databus 8 A 0 A 0 A D 0 D 1 D 2 4 B D 4 D 5 D 6 4 D 3 D 7 R/W A 7 R/W CS A 7 R/W CS CS adresbus 8 Figuur 720 Parallelgeschakelde RAM-modulen

22 B } } A 0xFF 256x8 RAM adres Elke geheugenplaats bevat acht bits 0x00 D 7 D 4 D 3 D 0 datalijnen Figuur 721 Equivalent van figuur 720

23 A 0 D 0 adreslijnen EPROM datalijnen A n D m CS PGM V pp Figuur 722 EPROM-module

24 A / 0 A x+1 D out D data lijnen in adreslijnen A / x A n DRAM RAS CAS WR Figuur 723 DRAM met RAS- en CAS-lijnen

25 1 30 Figuur pins simm

26 parity bit 1Mx1 bit memory module adres 0xFFFFF 1Mx9 (of 8) bit simm P D 7 D 0 data 0x x x00000 Figuur 725 De opbouw van een 9 1Mbit simm

27 Figuur pins simm

28 controlebus CPU RAM ROM I/O databus adresbus Figuur 727 Algemeen blokschema van een computer

29 controlebus lijnen A 0 D 0 adresbuslijnen CPU databuslijnen A n D m Figuur 728 Aansluitingen van een CPU

30 BIU instruction-register registers program counter stack pointer A B ICU statusregister ALU C TU Figuur 729 Opbouw van de CPU

31 status- of conditiecode-register E F H I N Z V C ALU Figuur 730 Status- of conditiecoderegister

32 read-cycle write-cycle write-cycle adresbuslijnen databuslijnen controlebus adres stable read/write Figuur 731 Lees- en schrijfacties van de CPU

33 instructie instructie f d e s f d e s Figuur 732 Afhandeling van twee instructies

34 ALU-function code A-BUS B-BUS A B ALU C C-BUS C = C = A C = A C = A C = A + B C = A + B + Carry C = A B C = A B Carry C = A and B C = A or B C = A exor B C = not A C = A left-shifted C = A left-rotated C = A right-shifted C = A right-rotated CLR TFR INC DEC ADD ADC SUB SBC AND OR XOR NOT SHL ROL SHR ROR flags-register Figuur 733 ALU met functietabel

35 TIMING } }sa sb f-alu } control word R0 A B A-BUS R1 A B A R2 R3 A B A B ALU C registers B-BUS B C-BUS flags-register Figuur 734 ALU met registers

36 load destination register load control word Figuur 735 Timing signaal voor figuur 734

37 adres data Figuur 736 Machinetaal-programma in het geheugen

38 instr instr instr CALL 23 instr instr instr Figuur 737 Werking van de stack pointer

39 Inhoud program counter en stack pointer na het uitvoeren van instructie op adres 11 program counter 12 stack pointer instr 23 instr instr 24 CALL instr CALL instr RET instr 27 instr instr instr instr RET 78 79?? Figuur 738 Werking van de stack pointer

40 Inhoud program counter en stack pointer na het uitvoeren van instructie CALL 23 program counter 23 stack pointer instr 23 instr instr 24 CALL instr CALL instr RET instr 27 instr instr instr instr RET Figuur 739 Werking van de stack pointer

41 Inhoud program counter en stack pointer na het uitvoeren van instructie CALL 27 program counter 27 stack pointer instr 23 instr instr 24 CALL instr CALL instr RET instr 27 instr instr instr instr RET Figuur 740 Werking van de stack pointer

42 Inhoud program counter en stack pointer na het uitvoeren van instructie RET op adres 29 program counter 25 stack pointer instr 23 instr instr 24 CALL instr CALL instr RET instr 27 instr instr instr instr RET Figuur 741 Werking van de stack pointer

43 Inhoud program counter en stack pointer na het uitvoeren van instructie RET op adres 26 program counter 14 stack pointer instr 23 instr instr 24 CALL instr CALL instr RET instr 27 instr instr instr instr RET Figuur 742 Werking van de stack pointer

44 memory space memory space memory space memory mapped } I/O space I/O space a b c Figuur 743 a) Speciale I/O; b) en c) memory mapped I/O

45 o u t p u t Q 0 d 0 8 databus d a t a Q 7 d 7 & A 0 A 1 A n VPA R/W Figuur 744 Eenvoudige output-poort

46 i n p u t 8 databus d a t a E & A 0 A 1 A n VPA R/W Figuur 745 Eenvoudige input-poort

47 i n p u t d 0 Q 0 8 databus d a t a input strobe d 7 & Q 7 E & A 0 A 1 A n VPA R/W Figuur 746 Gebufferde input

48 i n p u t d 0 Q 0 8 databus d a t a d 7 Q 7 A 0 A 1 input strobe & E & & & A 2 A n VPA R/W R Q D 7 S status-flipflop Figuur 747 Gebufferde input met statusregister van één bit

49 save status interrupt tijdens instructie op adres instr instr instr instr instr instr instr adres instr instr instr instr RTI interrupt service routine return from interrupt Figuur 748 Interrupt-mechanisme

50 save status instr instr SWI instr instr instr instr adres instr instr instr instr RTI interrupt service routine return from interrupt Figuur 749 Software interrupt

51 +5 volt pull-up weerstand IRQ IRQ0 IRQ1 IRQ2 IRQ3 0 volt Figuur 750 Schematische voorstelling van open-collector-uitgangen

52 IRQ (CPU) I/O-0 I/O-1 I/O-2 I/O-3 statusreg statusreg statusreg statusreg databus Figuur 751 Meer devices op een interrupt-lijn

53 IRQ (CPU) I/O-0 I/O-1 I/O-2 I/O-3 statusreg statusreg statusreg statusreg databus Figuur 752 Interrupt-lijn is geactiveerd

54 IRQ0 IRQ1 IRQ2 IRQ3 IRQ4 IRQ5 IRQ6 IRQ7 IRQ (CPU) I/O I/O I/O Figuur 753 Interrupt controller

55 IRQ (CPU) INT-ACK IRQ OUT IN I/O-0 I/O-1 I/O-2 I/O-3 statusreg statusreg statusreg statusreg IRQ-vector IRQ-vector IRQ-vector IRQ-vector databus Figuur 754 Daisy chain in rust

56 IRQ (CPU) INT-ACK IRQ OUT IN I/O-0 I/O-1 I/O-2 I/O-3 statusreg statusreg statureg statusreg IRQ-vector IRQ-vector IRQ-vector IRQ-vector databus Figuur 755 Daisy chain in werking

57 data memory adresbus databus CPU Data Memory Program Memory I/O program databus program memory adresbus controlebus Figuur 756 Harvard-architectuur

58 R/W VMA A 11 R/W VMA A 11 VMA A 11 A 10 A 10 A 9 A 8 & A 10 A 9 A 8 & 8 A 9 A 8 A 7 & A 7 adresbus A 7 12 A 6 A 5 A 4 CS A 0 D 0 C A 6 D A 0 A 6 CS D D 0 D 7 CS A 0 A 1 A 2 A 3 I/O R/W D 0 D 7 databus 8 8 A 0 A 7 R/W A D 0 D 2 D 4 D 6 CS 4 8 A 0 A 7 R/W B D 1 D 3 D 5 D 7 CS 4 A D 0 D 7 0 CPU A 11 R/W VMA adresbus 12 A 8 & A 9 A 10 A 11 VMA Figuur 757 Schema van een eenvoudig computersysteem