informatica. hardware. overzicht. moederbord CPU RAM GPU architectuur (vwo)

Transcriptie

1 informatica hardware overzicht moederbord CPU RAM GPU architectuur (vwo) 1

2 moederbord basis van de computer componenten & aansluitingen chipset Northbridge (snel) Southbridge ("traag") bussen FSB/HTB moederbord verbinding CPU & Northbridge HTB is AMD variant van FSB 2

3 Graphics Processing Unit grote spelers zijn nvidia & AMD speciale processor voor grafische bewerkingen mogelijke locaties op aparte insteekkaart (videokaart) in Northbridge in processor GPU bus bandbreedte aantal bits tegelijkertijd elke bit over een buslijn uitgedrukt in bits bus snelheid bussen aantal bits achter elkaar over 1 buslijn uitgedrukt in Hz 3

4 voorbeeld voorbeeld A. PCI slot B. PCI-E 16x slot C. PCI-E 1x slot D. Northbridge E. ATX 12V 2X & 4 pin stroomaansluiting F. CPU ventilator stroomaansluiting G. CPU socket H. RAM geheugen sloten I. ATX stroomaansluiting J. IDE aansluiting K. Southbridge L. SATA aansluiting M. Front Panel aansluiting N. FDD aansluiting O. Externe USB aansluiting P. CMOS batterij 4

5 PCI vs PCI-E back panel 5

6 CPU CPU YouTube film Central Processing Unit (processor) het hart van de computer grote spelers op PC markt zijn Intel & AMD 6

7 programmeren b b b 0x8C 0xD1 0xD2 ADD R1, R2 (mnemonics, assembly) c = a + b (variabelen) snelheid PC snelheid van moederbord chipset (bridges) snelheden en bandbreedte van bussen kloksnelheid van CPU instructie set van & registers in CPU aantal cores in CPU & gebruikte software aantal caches in CPU en hun grootte snelheid van RAM 7

8 kloksnelheid aantal instructies per seconde 1 GHz = 1 miljard bewerkingen per seconde bij 1 GHz kost een bewerking dus 1 nanoseconde CPU instructie bestaat uit meerdere bewerkingen bepaalt dus maar deels de snelheid van PC multicore multicore meerdere fysieke kernen in de CPU quad-core (4), hexa-core (6), octa-core (8) high end al deca-core (10) werken echt parallel gestuurd door OS en applicaties 8

9 hyper threading hyper threading simulatie van meerdere kernen in de CPU vaak software of virtuele kernen genoemd werken "concurrently", dus niet echt parallel gestuurd door OS en applicaties RAM is relatief traag registers zijn er een beperkt aantal daarom caches op de CPU (vaak SRAM) L1 cache (klein maar zeer snel) L2 cache L3 cache caches meestal toegepast bij multi-core zit soms op de CPU soms op het moederbord groot en nog steeds veel sneller dan RAM 9

10 caches RAM 10

11 RAM YouTube film Random Access Memory (intern geheugen) verliest inhoud als er geen spanning op staat RAM bestaat uit enorm veel condensatoren of transistorschakelingen (flip-flop) elk geheugenelement kan een 0 of een 1 bevatten we noemen dat een bit individuele bits zeggen weinig dus we groeperen ze typisch in veelvouden van 8 we noemen 8 bits een byte 11

12 om met geheugenlocaties te werken moeten we ze aan kunnen wijzen (adresseren) dat doen we via het geheugenadres adres RAM byte met inhoud 0x x x x x x x voorbeeld heet 8-bits geheugen tegenwoordig zijn 32- en 64-bits geheugens gangbaar adresgrootte aantal bits gebruikt voor de geheugenadressen het getal dat we gebruiken bij RAM aanduiding woordgrootte RAM aantal bits gebruikt voor de geheugeninhoud adresgrootte woordgrootte mag 12

13 architectuur (vwo) bussen bestaan uit: adres bus data bus control bus bussen (vwo) lees en schrijven gaat anders 13

14 bussen (vwo) FSB (Front Side Bus) werking CPU (vwo) Von Neumann cyclus 14

15 werking CPU (vwo) CPU voorbeeld = 9 3 staat op geheugenadres 40 6 staat op geheugenadres 72 9 moet op geheugenadres 56 gezet worden werking CPU (vwo) RAM bevat instructies, data en adressen CPU leest uit en schrijft in het RAM CPU gebruikt registers om instructies, data en adressen tijdelijk op te slaan data registers instructie register (IR) program counter (PC) 15

16 werking CPU (vwo) CPU modellen (vwo) Von Neumann fysiek gedeelde opslag voor instructies en data niet mogelijk om tegelijk instructies en data op te halen Von Neumann Bottleneck Harvard fysiek gescheiden opslag voor instructies en data minder effectief en flexibel in geheugengebruik 16

17 CPU modellen (vwo) Modified Harvard combinatie van Von Neumann en Harvard mogelijke implementatie: extra bus naar data geheugen CPU modellen (vwo) mogelijke implementatie: gebruik van caches fysiek gescheiden opslag voor instructies en data in L1 cache fysiek gedeelde opslag voor instructies en data in L2 en of L3 cache en RAM 17