computerarchitectuur antwoorden

Transcriptie

1 2017 computerarchitectuur antwoorden F. Vonk versie

2 inhoudsopgave hardware CPU bussen bridges RAM hardware architectuur Dit werk is gelicenseerd onder een Creative Commons Naamsvermelding NietCommercieel GelijkDelen 3.0 Unported licentie Deze module is deels overgenomen uit Hoofdstuk 3 van de informatica methode van Remie Woudt. De afbeelding op het voorblad is verkregen via INFOwrs. Copyright 2010 INFOwrs Serviços em informatica

3 hardware opgave 2.1 a) waar b) niet waar; De POST roept de BIOS aan om er gegevens uit te halen over de configuratie van de hardware. c) niet waar; De POST is een stuk software dat in het ROM van de PC staat. d) niet waar; Als je geen hardware hebt dan kun je de software nergens op uitvoeren en is deze dus nutteloos. CPU opgave 4.2 Andere aspecten zijn: aantal hard- en software kernen aantal en grootte van de caches de instructie set van de CPU de maximale snelheid van de bussen die op de CPU aangesloten kunnen worden opgave 4.3 a) waar c) niet waar; Een hardware kern is sneller dan een software kern omdat een software kern dezelfde hardware kern met een andere software kern moet delen. d) niet waar; Bij meerdere hardware kernen spreken we van parallel processing, we spreken van hyper threading bij meerdere software kernen. e) waar f) niet waar; Tegenwoordig bij multicore processoren is er ook een L3 cache en vroeger hadden we CPUs met maar 1 cache. g) niet waar; De L2 cache is wel groter maar niet sneller dan de L1 cache. h) niet waar; Dit is alleen waar als er maar 1 cache is. Als er 2 of meer caches zijn, dan kan de CPU de data daar nog vinden en er geen sprake van een cache miss. i) niet waar; Dit is ook een algoritme net als FIFO en LRU. j) waar - 3 -

4 bussen opgave 5.1 a) niet waar; Er kan ook een HTB aan vast zitten als het gaat om een AMD CPU in plaats van een Intel CPU. b) niet waar; Dit is de definitie van de bus snelheid, de bandbreedte wordt bepaald door de hoeveelheid bits die er tegelijkertijd doorheen kunnen. c) niet waar; Deze wordt ook gebruikt om de data en adres bus te synchroniseren. bridges opgave 6.1 RAM a) niet waar; de Northbridge is de snellere van de twee. c) niet waar; de Southbridge zit tussen de trage componenten en de Northbridge. opgave 7.2 In adres 0x01 staat het decimale getal 145. In adres 0x02 staat het decimale getal 0. In adres 0x08 staat het decimale getal 255. In adres 0x11 staat het decimale getal 0. In adres 0x13 staat het decimale getal 255. opgave 7.3 a) waar b) niet waar; Het geheugenadres wijst juist naar de geheugenlocatie. De locatie bevat de echte data, terwijl het adres dus aangeeft waar die data staat. Het zijn dus twee compleet verschillende dingen. c) niet waar; Ze mogen wel gelijk zijn, maar dat hoeft zeker niet en is in de praktijk ook zeker niet altijd het geval. d) waar e) niet waar; Dit geldt wel voor de adresgrootte, maar niet voor de woordgrootte. Deze kan overigens wel kleiner zijn. f) waar g) niet waar; Ze hebben dezelfde taak, maar de manier waarop ze het doen is anders. h) waar - 4 -

5 hardware architectuur opgave laad & adres laad & adres * 4. bewerk 5. sla op & adres 300 opgave 8.2 Bij STORE R1, 0x32 gebeurt het volgende: 1. FETCH: a. De CPU zet het adres uit de PC op de adres bus. b. De CPU geeft, via de control bus, aan dat de inhoud van het adres gelezen moet worden en wacht op bevestiging via de control bus. c. De CPU haalt de hele instructie op via de data bus. In de instructie zitten het register en geheugenadres versleuteld (deze heten de operanden). d. De CPU zet de opgehaalde instructie in het IR. e. De CPU verhoogt de PC. 2. DECODE: De CPU decodeert de instructie en bijbehorende operanden. 3. EXECUTE: a. De CPU zet het adres van de geheugen operand op de adres bus, in ons geval 0x32. b. De CPU zet de waarde uit de register operand op de adres bus, in ons geval dus de waarde uit R1. c. De CPU geeft, via de control bus, aan dat de data op de adres bus geschreven moet worden op het adres dat op de adres bus staat en wacht op bevestiging via de control bus. opgave 8.3 a) niet waar; De Von Neumann cyclus bestaat achtereenvolgens uit FETCH, DECODE en EXECUTE. c) niet waar; Registers zijn kleine stukjes opslagruimte in de CPU. d) waar e) niet waar; In de PC staat het adres van de volgende instructie die de CPU moet uitvoeren. De instructie die de CPU moet uitvoeren staat in het IR

6 opgave 8.5 a) niet waar; De oplossing voor het nadeel van de Harvard architectuur is de Modified Harvard architectuur. Deze lost ook het nadeel van de Von Neumann architectuur op