Basisconcept VHDL. Digitaal Ontwerpen Tweede studiejaar. Wim Dolman. Engineering, leerroute Elektrotechniek Faculteit Techniek

Transcriptie

1 Basisconcept VHDL Tweede studiejaar Wim Dolman Engineering, leerroute Elektrotechniek Faculteit Techniek 1

2 Deze presentatie toont de stappen voor het ontwerpen van een digitale combinatorische schakeling in VHDL. Het voorbeeld dat gebruikt wordt, is een opdracht om een gedragsbeschrijvng te maken van een XOR. 2

3 7486 Maak een gedragsbeschrijving van de 7486: Z <= XY + XY Doet dit zonder gebruik te maken van de functie xor en de andere logische functies. Oplossingen met logische functies zijn immers: of: z <= ((not x) and y) or (x and (not y)); z <= x xor y; 3

4 Voorbeeld 7486 Datasheet Maak een gedragsbeschrijving van de

5 Voorbeeld 7486 Datasheet General Description This device contains four independent gates each of which performs the logic exclusive-or function. September 1986 Revised February 2000 Ordering Code: Order Number Package Number Package Description DM7486N N14A 14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, Wide Connection Diagram Function Table Y = A B Inputs Output A B Y L L L L H H H L H H H L H = HIGH Logic Level L = LOW Logic Level 2000 Fairchild Semiconductor Corporation DS PRODUCTION DATA information is current as of publication date. Products conform to specifications per the terms of Texas Instruments standard warranty. Production processing does not necessarily include testing of all parameters. POST OFFICE BOX DALLAS, TEXAS Copyright 1988, Texas Instruments Incorporated 1 Maak een gedragsbeschrijving van de 7486 DM7486 Quad 2-Input Exclusive-OR Gate DM7486 Quad 2-Input Exclusive-OR Gate INTEGRATED CIRCUITS DATA SHEET For a complete data sheet, please also download: The IC06 74HC/HCT/HCU/HCMOS Logic Family Specifications The IC06 74HC/HCT/HCU/HCMOS Logic Package Information The IC06 74HC/HCT/HCU/HCMOS Logic Package Outlines SN5486, SN54LS86A, SN54S86 SN7486, SN74LS86A, SN74S86 QUADRUPLE 2-INPUT EXCLUSIVE-OR GATES SDLS124 DECEMBER 1972 REVISED MARCH HC/HCT86 Quad 2-input EXCLUSIVE-OR gate Product specification File under Integrated Circuits, IC06 December

6 Voorbeeld 7486 Datasheet Conclusie Vergelijking: Logische diagram: Z <= XY + XY Tabel: XY Z

7 Voorbeeld 7486 Datasheet Conclusie Vergelijking: Logische diagram: Z <= XY + XY Tabel: XY Z Als de ingangen gelijk zijn dan is de uitgang laag, anders is de uitgang hoog. 5

8 Gestructureerd schrijven VHDL 6

9 Gestructureerd schrijven VHDL entity w7486 is entity en architecture end entity w7486; architecture gedrag of w7486 is end architecture gedrag; 6

10 Gestructureerd schrijven VHDL entity w7486 is port ( ); end entity w7486; entity en architecture portlist architecture gedrag of w7486 is end architecture gedrag; 6

11 Gestructureerd schrijven VHDL entity w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end entity w7486; architecture gedrag of w7486 is entity en architecture portlist in- en uitgangen end architecture gedrag; 6

12 Gestructureerd schrijven VHDL library ieee; use ieee.std_logic_1164.all; entity w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end entity w7486; architecture gedrag of w7486 is entity en architecture portlist in- en uitgangen ieee-libraries end architecture gedrag; 6

13 Gestructureerd schrijven VHDL library ieee; use ieee.std_logic_1164.all; entity w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end entity w7486; architecture gedrag of w7486 is p1: process is entity en architecture portlist in- en uitgangen ieee-libraries process end process p1; end architecture gedrag; 6

14 Gestructureerd schrijven VHDL library ieee; use ieee.std_logic_1164.all; entity w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end entity w7486; architecture gedrag of w7486 is p1: process (x,y) is entity en architecture portlist in- en uitgangen ieee-libraries process sensitivity list end process p1; end architecture gedrag; 6

15 Gestructureerd schrijven VHDL library ieee; use ieee.std_logic_1164.all; entity w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end entity w7486; architecture gedrag of w7486 is p1: process (x,y) is if x = y then z <= 0 ; else z <= 1 ; end if; end process p1; end architecture gedrag; entity en architecture portlist in- en uitgangen ieee-libraries process sensitivity list functionaliteit 6

16 MakeTestBench library ieee; use ieee.std_logic_1164.all; entity w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end entity w7486; architecture gedrag of w7486 is end architecture gedrag; 7

17 MakeTestBench library ieee; use ieee.std_logic_1164.all; entity w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end entity w7486; architecture gedrag of w7486 is end architecture gedrag; 7

18 MakeTestBench library ieee; use ieee.std_logic_1164.all; entity w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end entity w7486; architecture gedrag of w7486 is entity testbench is end entity testbench; architecture tb_w7486 of testbench is component w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end component; for uut : w7486 use entity work.w7486(gedrag); end architecture gedrag; signal x : std_logic; signal y : std_logic; signal z : std_logic; uut : w7486 port map ( x => x, y => y, z => z ); x <= ; y <= ; end architecture tb_w7486; 7

19 MakeTestBench library ieee; use ieee.std_logic_1164.all; entity w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end entity w7486; architecture gedrag of w7486 is entity testbench is end entity testbench; architecture tb_w7486 of testbench is component w7486 is port ( x : in std_logic; y : in std_logic; z : out std_logic ); end component; for uut : w7486 use entity work.w7486(gedrag); end architecture gedrag; signal x : std_logic; signal y : std_logic; signal z : std_logic; uut : w7486 port map ( x => x, y => y, z => z ); x <= ; y <= ; Testsignalen toevoegen end architecture tb_w7486; 7

20 x <= 0, 1 after 50 ns, 0 after 100 ns, 1 after 150 ns, 0 after 200 ns; y <= 0, 1 after 100 ns, 0 after 200 ns; signal x : std_logic := 0 ; signal y : std_logic := 0 ; x <= not x after 50 ns; y <= not y after 100 ns; Niet praktisch bij complexe patronen met veel signalen. Alleen handig voor kloksignalen. process is x <= 0 ; y <= 0 ; wait for 50 ns; x <= 1 ; wait for 50 ns; x <= 0 ; y <= 1 ; wait for 50 ns; x <= 1 ; wait for 50 ns; x <= 0 ; y <= 0 ; wait; end process; Deze stijl heeft de voorkeur. Het nadeel is dat er veel tekst nodig is, maar veranderingen zijn eenvoudig aan te brengen. 8

21 vlib work vmap work work vcom w7486.vhd vcom tb_w7486.vhd vsim testbench add wave / run 250 commando s opgeven achter de prompt 9

22 10

23 informatie over synthese ************************************* Device Utilization for EP1K10TC100 *********************************** Resource Used Avail Utilization IOs % LCs % DFFs % Memory Bits % CARRYs % CASCADEs % 10

24 informatie over synthese ************************************* Device Utilization for EP1K10TC100 *********************************** Resource Used Avail Utilization IOs % LCs % DFFs % Memory Bits % CARRYs % CASCADEs % RTL-view: 10

25 informatie over synthese ************************************* Device Utilization for EP1K10TC100 *********************************** Resource Used Avail Utilization IOs % LCs % DFFs % Memory Bits % CARRYs % CASCADEs % RTL-view: Technology Map: 10

26 Beoordeling Beoordelingsformulier DI werkopdracht 1 Student: Beoordelaar: Wim Dolman Datum: rubriek onderdeel algemeen inleiding binnenwerk conclusie structuur taalgebruik correctheid leesbaarheid vormgeving literatuurlijst technische uitwerking domeinkennis probleemstelling analyse gedragsbeschrijving testvectoren simulatie synthese waardering b n o commentaar E-technology bijlagen code n is normaal: het is het niveau dat verwacht mag worden; b is beter dan het niveau dat verwacht mag worden, o is onacceptabel: dit betekent dat het gewenste niveau niet gehaald is commentaar 11

27 Beoordeling Beoordelingsformulier DI werkopdracht 1 E-technology Student: Beoordelaar: Wim Dolman Datum: waardering rubriek onderdeel commentaar b n o algemeen inleiding binnenwerk conclusie structuur taalgebruik correctheid leesbaarheid vormgeving literatuurlijst technische uitwerking domeinkennis probleemstelling analyse gedragsbeschrijving testvectoren simulatie synthese bijlagen code n is normaal: het is het niveau dat verwacht mag worden; b is beter dan het niveau dat verwacht mag worden, o is onacceptabel: dit betekent dat het gewenste niveau niet gehaald is commentaar Datum: rubriek algemeen technische uitwerking onderdeel inleiding binnenwerk conclusie structuur taalgebruik correctheid leesbaarheid vormgeving literatuurlijst domeinkennis probleemstelling analyse gedragsbeschrijving testvectoren simulatie synthese waardering b n o bijlagen code n is normaal: het is het niveau dat verwacht mag worden; b is beter dan het niveau dat verwacht m dat het gewenste niveau niet gehaald is commentaar 11

28 Verantwoording Bijna alle in deze presentatie getoonde figuren zijn samengesteld door en eigendom van Wim Dolman. Deze afbeeldingen zijn vanzelfsprekend zonder enige tegenprestatie vrij door iedereen te gebruiken. Uitzondering: - De afbeeldingen van sheet 4 zijn de eerste pagina s van de daatsheets van de 7486 van Fairchild, Philips en Texas Instruments, zie respectievelijk: wjones/371/chips/7486.pdf (dit is niet de oorspronkelijke bron) (dit is niet de oorspronkelijke bron) 12