PBa ELO/ICT Combinatorisch tegenover sequentieel soorten digitale schakelingen : combinatorisch of sequentieel combinatorische schakelingen combinatie van (al dan niet verschillende) (basis)poorten toestand van de uitgang kan op elk ogenblik éénduidig bepaald worden uitgangstoestand is onafhankelijk van de volgorde waarin de combinaties worden afgelopen sequentiële schakelingen gebruiken elementen met geheugenwerking er zal steeds een terugkoppeling aanwezig zijn van de uitgang naar de eigen ingang wàt er op een bepaald ogenblik op de uitgang zal verschijnen hangt af van wat er op dit ogenblik op de ingangen aanwezig is EN VAN WAT E VOOHEEN GEBEUD I (sequentie = volgorde) typisch voorbeeld: digitale teller basisbouwsteen: flipflop DIGITALE ELEKTONICA PBa-ELO/ICT Vergrendelingsschakeling Eerste type geheugenschakeling: vergrendelingsschakeling Voorbeeld: drukknop TAT voor een motorsturing A= als de drukknop is ingeduwd X= als de motor draait zodra (en zolang als) de TAT-knop wordt ingedrukt, moet de motor draaien eens als de motor draait, mogen we de TAT-knop loslaten; de motor moet echter blijven draaien (toestand is vergrendeld) dit is een eerste onthoud -schakeling algebraïsche vergelijking afleiden uit de omschrijving: de motor moet draaien als de startknop wordt ingedrukt of als de motor reeds aan het draaien is X = A + X A >= X DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 5.
PBa ELO/ICT NO-LATCH Vervang de O door een NO gevolgd door een inverter; hierdoor blijft de schakeling functioneel gelijk NO als inverter: ingangen samennemen of één ingang aan de massa () esulterend schema: A B A+B A >= >= X GND DIGITALE ELEKTONICA PBa-ELO/ICT TAT-TOP CHAKELING Voordeel van de tweede NO-poort: stel de uitgang X is geworden na het indrukken van de TAT-knop A vervolgens mag de TAT-knop terug worden, de uitgang zal blijven als de ingang van de tweede NO nu wordt in plaats van (GND), dan zal de uitgang X hierdoor ogenblikkelijk worden (motor stopt) door de aanwezigheid van de terugkoppeling mag vervolgens deze ingang opnieuw gemaakt worden; X zal toch blijven! als ingang A de TAT-ingang is, dan is de ingang van de tweede NO de TOP-ingang esulterend schema: TAT >= >= X TOP DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 5.
PBa ELO/ICT -LATCH LATCH = elementaire geheugencel uitgang meestal aangeduid als bijna steeds is het inverse hiervan ook aanwezig de latch is geet als = de latch is geeet als = een ingang waarlangs we de latch kunnen setten, is een ET-ingang een ingang waarlangs we de latch kunnen resetten, is een EET-ingang TAT=ET, TOP=EET, X= normale tekenwijze en IEC-symbool: EET >= ET >= DIGITALE ELEKTONICA PBa-ELO/ICT NO-LATCH Toestandentabel v = vorige toestand van V toestand vorige toestand EET ET verboden (= ) Karakteristieke tabel Als ET en EET gelijktijdig geactiveerd worden, komen we in een verboden toestand omdat beide uitgangen niet meer elkaars tegengestelde toestand aannemen. Deze toestand is ook onstabiel : als van hier wordt overgegaan naar de geheugentoestand, is het niet te voorspellen of de LATCH in de ET- of in de EET-toestand terecht komt. IEC-symbool toestand V # vorige EET ET verboden DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 5.
PBa ELO/ICT Vergrendelingsschakeling met NAND Gelijkaardige vergrendelingsschakeling, maar nu met NAND-poorten rusttoestand: =(!!!), = NAND in terugkoppeling = NOT zodra = wordt, zal = worden via de inverter wordt een teruggekoppeld 5 VCC hierdoor mag = worden, toch zal = blijven (vergrendeling op de -ingang) Ucc-ingang kan EET-ingang worden: stel = geworden door = te maken daarna mag opnieuw worden, blijft als Ucc op ingang NAND plots wordt, komt uit de terugkoppeling een hierdoor wordt =, wat de EET-toestand is als hierna Ucc op ingang NAND terug wordt, zal = blijven Opgelet: en in rust HOOG, maar actief LAAG! DIGITALE ELEKTONICA PBa-ELO/ICT -NAND-LATCH normale tekenwijze en IEC-symbool: 5 toestandentabel: toestand # v verboden ET EET geheugen DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 5.
PBa ELO/ICT Toepassing: ontdenderen van schakelaars +5V a W W a sluit b opent a opent b sluit t GND b t t t Dit principe wordt ondermeer toegepast bij de PULE WITCHE op de digitale trainers in het LAB DIG. DIGITALE ELEKTONICA PBa-ELO/ICT Geklokte latch 9 8 5 C -LATCH Normaal verandert de latch van zodra er een set () of een reset () toekomt We voegen nu vooraan twee NANDpoorten toe die de - en -signalen maar doorlaten als er een signaal aanwezig : als = komt er een uit beide NANDs en blijft de -latch in zijn geheugentoestand als = werken de NANDs als inverter: we kunnen setten met = of resetten met = verboden toestand: = én == De veranderingen gebeuren nu dus alleen als de klok actief (hoog) is IEC-symbool ingangen actief HOOG afhankelijkheidsnotatie met volgnummer DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 5 5.
PBa ELO/ICT PEET en CLEA CLEA = asynchrone EET PEET = asynchrone ET asynchroon werken onafhankelijk van de klok PIOITEITINGANGEN hebben voorrangswerking op de gewone (geklokte) ingangen» CLEA = onvoorwaardelijk maken» PEET = onvoorwaardelijk maken verboden toestand als beide gelijktijdig actief zijn worden in IEC-symbool aangeduid met (voor CLEA) en (voor PEET), maar NIET voorafgegaan door volgnummer (werken ONafhankelijk van de klok) C DIGITALE ELEKTONICA PBa-ELO/ICT D-latch Nadeel -latch als geheugenelement: twee verschillende toegangslijnen om toch slechts één bit op te slaan mogelijke verboden toestand Oplossing: slechts één DATA-ingang gebruiken: deze D-ingang wordt rechtstreeks verbonden met de et () de inverse van de D-ingang is de eset () D= =, = = 9 D 8 D= =, = = Transparante latch: zolang = =D 5 uitgang volgt ingang zodra = wordt laatste toestand blijft bewaard IEC-symbool D geklokte -latch C DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 5.
PBa ELO/ICT JK-latch Andere methode om de verboden toestand van de latch te elimineren: maak gebruik van de uitgang(en) van de latch zelf om ervoor te zorgen dat en van de eigenlijke -latch nooit gelijktijdig zijn als = kan er alleen geeet worden, als = kan er geet worden J K de nieuwe -ingang wordt aangeduid met J, de nieuwe met K als J=K= zal de vorige uitgangstoestand telkens inverteren = TOGGLE men spreekt van een JK-latch DIGITALE ELEKTONICA PBa-ELO/ICT JK-latch met asynchrone preset en clear Toevoegen van clock, preset en clear P J K J C K CL Kan in de praktijk niet op deze manier voorkomen: racing verschijnsel uitgang blijft omkippen Oplossing: master-slave principe DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 7 5.
PBa ELO/ICT Master-slave JK-FLIPFLOP P J 5 9 8 C K 5 5 9 8 CL MATE ample ingangen als de klok hoog is LAVE Geef door naar de uitgangen als de klok laag is acing effect wordt voorkomen omdat de de terugkoppeling van van de de gewijzigde uitgangen naar naar de de ingangen pas pas gebeurt als als de de ingangsklok niet niet meer actief is! is! DIGITALE ELEKTONICA PBa-ELO/ICT Master-slave JK-FF = PUL-gestuurd element Timing-diagram IEC-symbool WHT J,K, t s stabiel t h t p J C K INPUT OUTPUT J K L L H L H L L H L H H H etup time (t s ) Minimum tijd dat de ingangen stabiel moeten blijven voor de stijgende klokflank Hold time (t h ) Minimum tijd dat de ingangen stabiel moeten blijven na de dalende klokflank = uitstelsymbool De wijziging van de uitgangen wordt UITGETELD tot het moment waarop de klok terugkeert naar haar niet-actieve toestand. Zolang de klok actief is (+t s +t h ), moeten de ingangen stabiel blijven. DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 8 5.
PBa ELO/ICT FLANK-triggering Bij alle voorheen behandelde LATCH-schakelingen was de klok steeds actief op een NIVEAU Indien de klok echter slechts actief is op een FLANK, spreken we van een FLIPFLOP i.p.v. van een LATCH Voordelen: minder kans op doorgeven van storingen ingangen moeten niet zo lang stabiel gehouden worden Twee mogelijke flanken: : stijgende flank, voorflank, rising edge : dalende flank, achterflank, falling edge IEC-symbool: dynamisch symbool + evtl. polariteitsindicator C C DIGITALE ELEKTONICA PBa-ELO/ICT Verschil tussen LATCH en FLIPFLOP 77 = D-FF D C Positive edge-triggered D-flipflop 775 = D-LATCH D C D Clk 77 775 FLIPFLOP = flank-opererende klok: het ingangssignaal wordt bemonsterd op de stijgende (evtl. dalende) flank van de klok LATCH = niveau-opererende klok: het ingangssignaal wordt bemonsterd zolang de klok hoog (evtl. laag) is Timing Diagram: Level-sensitive transparant D-latch Gedrag is hetzelfde tenzij de D-ingang verandert terwijl de klok hoog is DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 9 5.
PBa ELO/ICT JK-FLIPFLOP 7L7 = JK-FF J C K Negative edge-triggered JK-flipflop with Clear INPUT OUTPUT CL J K L X X X L H H L L H H L H L H L H L H H H H TOGGLE H H X X 77 = JK-M-FF J C K JK master-slave FF with Clear INPUT OUTPUT CL J K L X X X L H H L L H H L H L H L H L H H H H DIGITALE ELEKTONICA PBa-ELO/ICT TOGGLE-FLIPFLOP T-FF : de uitgang complementeert (=TOGGLE) bij èlke klokpuls wordt niet als apart IC-type gemaakt, maar afgeleid uit bestaande types: + JK-(M-)FF J C K f = f -deler D-FF D C C DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 5.
PBa ELO/ICT OPGAVE A B C +5V D J C C C K CL Gegeven het schema van bovenstaande schakeling. tel het timing-diagram van de gegeven schakeling op met als begintoestand A B C = (na een laag-gaande puls op de CLlijn). Daarna komen er tien klokpulsen op de -lijn. DIGITALE ELEKTONICA PBa-ELO/ICT OPLOING CL 5 7 8 9 A B C DIGITALE ELEKTONICA PBa-ELO/ICT Digitale Elektronica 5.