Hoofdstuk 4 Digitale techniek 1
A C & =1 F Figuur 4.1: Combinatorische schakeling.
A C & & F A = & F C Figuur 4.2: Drie-input AND.
A C _ >1 & F Figuur 4.3: Don t care voorbeeld
A? F Figuur 4.4: Onbekende logische schakeling.
1 A 0 1 0 F 1 0 t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 Figuur 4.5: Tijdsdiagram.
A 1 1 1 A 3 x t P Figuur 4.6: Propagation delay van drie invertors.
A A 1 1 1 =1 F F Figuur 4.7: Schakeling met glitches in het tijdsdiagram.
Functie Ingangen Uitgangen Ingangen Uitgangen Figuur 4.8: Combinatorische schakelingen.
3 2 1 0 S S S S 3 S 4 2 1 0 A A A A 3 2 1 0 ADDER 3 2 1 0 A > A = A < A A A A 3 2 1 0 COMPARATOR Figuur 4.9: Adder en comparator.
select select A C D A C D A C D MUX uit in DEMUX A C D A C D A C D Figuur 4.10: Multiplexer en demultiplexer.
7 6 5 4 3 2 1 0 E E D D D D D D D D D 7 6 5 4 3 2 1 0 Figuur 4.11: 1-bits en 8-bits geheugenschakeling of register.
SHIFT LOAD D 0 D1 D2 D3 D4 D5 D6 D7 (in) Figuur 4.12: 8-bits schuifregister. uit
SHIFT SEND uit in RECEIVE Figuur 4.13: Datatransport met twee schuifregisters.
E A A3 A2 A1 A0 3 2 1 0 R0 R1 ADDER R2 E S S 4 S3 S2 S1 S0 E A E E S Clocksignalen E Figuur 4.14: Adder met geheugenelementen.
A 1 F A F Figuur 4.15: uffersymbolen.
A >1 _ C >1 _ D Figuur 4.16: Flipflop met NOR-gates.
S R Figuur 4.17: Symboolvan een RS-flipflop.
1 S 0 1 R 0 1 0 t 1 t 2 Figuur 4.18: Tijdsdiagram van een RS-flipflop.
A & C & D Figuur 4.19: Flipflop mat NAND-gates.
S R Figuur 4.20: Symbool R S flipflop met active low inputs.
J J clock K clock K Figuur 4.21: Positieve (links) en negatieve (rechts) flanktriggering.
D D clock clock Figuur 4.22: Symbolen D-flipflop.
clock D Figuur 4.23: Tijdsdiagram D-flipflop.
J J clock K clock K Figuur 4.24: JK-flipflop.
J clock K master J clock K slave J clock K Figuur 4.25: Interne opbouw en symbool van een JK-MS-flipflop.
clock J K Figuur 4.26: Tijdsdiagram van een JK-master-slave-flipflop.
PR J clock K CL Figuur 4.27: JK-MS-flipflop met preset en clear.
D E Figuur 4.28: Symbool D-latch.
E D Figuur 4.29: Tijdsdiagram D-latch.
A t/t=0.5 t T 50% duty cycle t/t=0.25 t T 25% duty cycle Figuur 4.30: Kloksignalen.
A A t = 20 ms t = 20 ms t = 20 ms Figuur 4.31: Monostabiele multivibrator.
D 0 D 1 D 2 D 0 1 3 2 3 clock Figuur 4.32: 4-bits register.
0 1 2 3 data in D 0 D1 D2 D 3 data uit clock Figuur 4.33: Schuifregister.
0 =1 D 0 D1 1 D 2 2 D 3 3 =1 2 3 4 X X X X shift clock bitstroom Figuur 4.34: CRC-hardware.
a 0000 1 1 0 0 0 1 1 1 0 CRC 0101 1111 1011 0011 0110 1001 0010 0001 0010 1 b 0000 0101 } 0 0 1 0 CRC 0010 0100 1000 0000 0000 Figuur 4.35: CRC-genereren en CRC controleren.
Alle J- en K-ingangen zijn logisch 1 0 1 J 0 J1 J2 2 J 3 3 clock K 0 K 1 K 2 K 3 Figuur 4.36: Asynchrone ripple counter.
clock- puls 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111 Figuur 4.37: Telsequentie van een 4-bits counter.
clock 0 1 2 3 0000 0001 0010 0011 0100 11110000 Figuur 4.38: Tijdsdiagram van een ripple counter zonder propagation delay.
clock 0 1 2 3 Figuur 4.39: Tijdsdiagram van een ripple counter met propagation delay.
Figuur 4.40: 3-bits pseudo random number generator.
Figuur 4.41: Codesequentie van een 3-bits PRNG.
A 0 A 1.... A 6 & F Figuur 4.42: Codedetector.
] A E decoder E 0 1 2 3 Figuur 4.43: Decoder met enable-ingang.
0 1 2 3 E encoder E A Figuur 4.44: Encoder.
A select & >1 F A F & select Figuur 4.45: 2-naar-1-multiplexer.
Select & A C A & C Select Figuur 4.46: 1-naar-2-demultiplexer.
A 0 0 =1 A 0 0 =1 A 0 A 1 COMP A 1 1 A 2 2 =1 =1 & A= A 1 1 A 2 2 =1 =1 & A= A 2 A 3 0 1 A= A 3 3 =1 A 3 3 =1 2 3 E E Figuur 4.47: Comparator, realisatie en symbool.
A 0 A 1 COMP A 0 A 1 COMP A 2 A> A 2 A> A 3 0 A= A 3 0 A= 1 A< 1 A< 2 3 2 3 cascade inputs A> A= A< Figuur 4.48: Magnitude comparator.
D 0 D 1 D 2 D 3 D 4 D 5 D 6 D 7 =1 =1 =1 =1 =1 =1 =1 P = D D D D D D D D 0 1 2 3 4 5 6 7 Figuur 4.49: Pariteitsboom.
A 0 0 =1 S 0 A 0 HA S 0 & C 1 0 C 1 Figuur 4.50: Half adder.
A 0 S 0 0 C 0 HA S C HA C >1 _ C 1 A 0 0 C 0 FA S 0 C 1 Figuur 4.51: Full adder.
3 A 3 2 A 2 1 A 1 0 A 0 FA FA FA HA C 1 C 4 S 3 S 2 S 1 S 0 Figuur 4.52: Optelschakeling voor meer bits.
S 0 S 1 S 2 D 3 S 0 S 1 S 2 D S 2 0 S 1 S 2 D S 1 0 S 1 S 2 D S 0 0 S 1 S 2 D 4 D 3 D 2 D 1 D 5 D 6 D 7 MUX 3 D 4 D 5 D 6 MUX 2 D 3 D 4 D 5 MUX 1 D 2 D 3 D 4 MUX 0 D 0 D 7 D 6 D 5 D 1 D 0 D 7 D 6 D 2 D 1 D 0 D 7 0 1 2 3 4 5 6 7 D 4 D 5 D 6 D 7 D 5 D 6 D 7 D 0 D 6 D 7 D 0 MUX 4 D 7 D 0 D 1 MUX 5 D 0 D 1 D 2 MUX 6 D 1 D 2 D 3 MUX 7 D 1 D 2 D 3 D 4 D 2 D 3 D 4 D 5 D 3 S 0 S 1 S 2 D S 4 0 S 1 S 2 D S 5 0 S 1 S 2 D S 6 0 S 1 S 2 S 0 S 1 S 2 Figuur 4.53: arrelshufter voor acht bits.
+5 Volt +5 Volt sperren T1 T1 T2 geleiden Uitgang = 0 T2 Uitgang = 1 Figuur 4.54: Uitgangen van logische schakelingen.
+5 Volt +5 Volt T1 T3 T2 T4 Figuur 4.55: Kortsluiting via T 1 en T 2.
+5 Volt +5 Volt Collector of Drain Pull up T1 Uitgang = 0 T1 Uitgang = 1 Figuur 4.56: Open collector uitgang met externe pull-up weerstand.
+5 Volt Gecombineerde uitgang = 0 T1 T2 T3 T4 Figuur 4.57: Combinatie van vier uitgangen met één pull-up weerstand.
+5 Volt sperren T1 sperren T2 Uitgang = Z Figuur 4.58: Uitgang in niet-actieve toestand.
A F A F A F E E Figuur 4.59: Tristate buffer. E
A S F Figuur 4.60: Multiplexer met tristate buffers.
A C D A A & F Figuur 4.61: Programmeerbaar array.
A C D A A & F Figuur 4.62: Compacte weergave van een programmeerbaar array.
A C D OR Array A A & & & & AND Array W X Y Z Figuur 4.63: Programmeerbaar AND- en OR-array.
A =1 C _ >1 & F Figuur 4.64: Combinatorische schakeling.
A & & & F & Figuur 4.65: Schakeling met NAND-gates.
& D 0 D 1 & D 2 clock Figuur 4.66: Schakeling met D-flipflops.
J 0 J & J 0 1 2 1 2 K K K 0 1 2 CLOCK K = K = 1 0 2 Figuur 4.67: Schakeling met JK-flipflops.