Examen Geavanceerde Computerarchitectuur

Transcriptie

1 Examen Geavanceerde Computerarchitectuur Academiejaar Dinsdag 16 januari 2007, 14u00 Prof. dr. ir. L. Eeckhout Richting: Enkele opmerkingen vooraf: Vul eerst en vooral op ieder blad Uw naam en voornaam in. Schrijf de antwoorden in de daarvoor voorziene ruimte. Bereid uw antwoord voor in het klad, en schrijf het naderhand over. De antwoorden zijn meestal kort. Het examen duurt maximaal 4 uur. Gelieve geen rode inkt te gebruiken. Het examen is open boek. Gelieve Uw GSM af te leggen tijdens het examen. Succes!

2 Vraag 1 (3ptn) Beschouw het volgende meerdradig programma veronderstel dat alle variabelen initieel nul zijn: draad 1 draad 2 A=1; B=1; u=a; v=b; w=b; x=a; (a) Wat zijn de mogelijke uitkomsten voor (u,v,w,x) na uitvoering van dit programma op een sequentieel consistent (SC) systeem? (b) Wat zijn de mogelijke uitkomsten voor (u,v,w,x) op een systeem dat partial store ordering (PSO) implementeert? (c) Indien er een verschil is tussen (a) en (b), hoe kan het meerdradig programma aangepast worden opdat dit programma op een PSO systeem in een sequentieel consistente uitvoering resulteert? Gebruik een minimaal aantal MEMBAR of SBAR instructies; en gebruik enkel een MEMBAR instructie indien echt nodig, maw. indien een SBAR volstaat, gebruik dan een SBAR en geen MEMBAR. 2

3 Vraag 2 (2ptn) Beschouw de volgende adresstroom uitgevoerd op een multiprocessorsysteem: R1 R2 R3 R3 W1 W1 W1 W1 W2 W3 Een R duidt een leesoperatie (read) aan; een W duidt een schrijfoperatie (write) aan. Het cijfer (1, 2 of 3) duidt de processor aan waarop de operatie uitgevoerd wordt. Alle geheugenoperaties refereren naar hetzelfde cacheblok. En alle geheugenoperaties zijn geordend in de tijd; meer bepaald, R1 wordt uitgevoerd vóór R2, R2 wordt uitgevoerd vóór R3, etc. Veronderstel nu dat de latentie van een cachehit 1 cyclus bedraagt en dat de latentie van één enkele bustransactie 60 cycli bedraagt. Bus Read (BR) en Bus Write (BW) operaties vereisen twee bustransacties, een request en een response, en duren dus 120 cycli. Bus Upgrade (BU) en Bus Update (UPD) operaties vereisen slechts één bustransactie en duren dus 60 cycli. Veronderstel dat het cacheblok initieel niet aanwezig is in het systeem. Bereken hoelang de uitvoering zou duren in geval van een invalidate cachecoherentieprotocol. Bereken hoelang de uitvoering zou duren in geval van een update cachecoherentieprotocol. 3

4 Vraag 3 (4ptn) Vul de onderstaande toestandstabel in voor het volgende update cachecoherentieprotocol dat bestaat uit vijf toestanden per cacheblok: invalide (I): het desbetreffende cacheblok bevat geen geldige kopie exclusive-clean (E): het desbetreffende cacheblok is een exclusieve kopie en het hoofdgeheugen is up-to-date shared-clean (Sc): er kunnen meerdere kopieën van het desbetreffende cacheblok in het systeem aanwezig zijn en het hoofgeheugen is mogelijks niet up-to-date shared-modified (Sm): er kunnen meerdere kopieën van het desbetreffende cacheblok in het systeem aanwezig zijn, het hoofgeheugen is niet up-to-date en de desbetreffende cache is the owner van het cacheblok modified (M): het desbetreffende cacheblok is een exclusieve cache en is bovendien dirty. Vul nu de onderstaande toestandstabel aan. Beschrijf de volgende toestand als s. I E Sc Sm M Local read (LR) Local write (LW) Local eviction (LE) Bus read (BR) Bus write (BW) Bus update (UPD) 4

5 Vraag 4 (2ptn) Beschouw de volgende lus alsook de manier waarop deze lus (oneindig lang) doorlopen wordt. sprong A sprong B sprong C sprong D sprong E Wat is de voorspellingsnauwkeurigheid van een GAg sprongvoorspeller met een globale geschiedenis van 3 bits en 1-bit saturerende tellers in de PH? 5

6 Vraag 5 (4ptn) Beschouw het volgende stukje code: 1: add r2,r3,r2 2: ld r2(a),r4 3: add r4,r2,r3 4: add r1,r2,r5 5: ld r5(b),r4 6: add r2,r4,r5 7: add r3,r5,r4 In deze fictieve RISC ISA wordt het doelregister steeds rechts geschreven; m.a.w. add r1,r2,r3 betekent dat de inhoud van registers r1 en r2 opgeteld wordt en dat het resultaat in register r3 opgeslagen wordt. (a) eken de dataverloopgraaf van dit stukje code; label de instructies adhv. de cijfers 1 tem. 7. (b) Pas registerhernoeming toe op het bovenstaande stukje code. Veronderstel dat er voldoende fysieke registers zijn. 6

7 (c) Beschouw een out-of-order architectuur met een gecentraliseerd reservatiestation waarbij 2 instructies per cyclus geselecteerd kunnen worden ter uitvoering. Beschouw de onderstaande (data non-captured) gepijplijnde organisatie. gecentraliseerd reservatiestation wake-up + selectie RF lezen LD ALU naar RF LD1 oude resultaten ALU1 naar RF LD2 ALU2 Om instructies uit te voeren op een functionele eenheid, gaat men als volgt te werk. In de eerste cyclus worden maximaal twee instructies geselecteerd worden om uitgevoerd te worden (wake-up en selectie). In de daaropvolgende cyclus wordt het registerbestand gelezen. In de derde cyclus worden de instructies dan uiteindelijk op een functionele eenheid uitgevoerd. De uitvoering van een optelling duurt slechts één cyclus. De uitvoering van een leesoperatie duurt 2 cycli en is gepijplijnd. De forwarding-logica wordt in stippellijn aangegeven; deze forwarding-logica maakt het mogelijk instructies die afhankelijk zijn van elkaar in opeenvolgende cycli uit te voeren. Welke forwarding-paden kunnen verwijderd worden in de bovenstaande microarchitectuur zonder dat dit de uitvoering van het programma uit deel (a) en (b) zou vertragen? Veronderstel dat alle instructies zich aanvankelijk reeds in het reservatiestation bevinden. LD1 LD LD1 ALU LD2 LD LD2 ALU ja/neen ALU1 LD ALU1 ALU ALU2 LD ALU2 ALU ja/neen 7

8 Vraag 6 (3 ptn) Beschouw de volgende twee implementaties van een algoritme dat de som berekent over alle elementen van een array. Implementatie 1: for (i=0; i<m*n; i++) { sum += a[i]; } Implementatie 2: for (i=0; i<n; i++) { for (j=0; j<m; j++) { sum += a[m*j+i]; } } Veronderstel dat de array a[] een array is van m n 32-bit integer waarden. De variabele m werd zodanig gekozen dat er precies m elementen van de array a[] in één enkel cacheblok opgeslagen worden, of m.a.w. de grootte van een cacheblok bedraagt 4 m bytes. (a) Duid het toegangspatroon aan voor beide implementaties voor een array bestaande uit 16 elementen en een cacheblokgrootte van 16 bytes. Duid het element dat eerst gerefereerd wordt aan met een 1, het tweede element met een 2, enz. Duid door middel van een cirkel aan welke geheugenreferenties tot een cache miss zullen leiden. Implementatie 1: Implementatie 2: (b) Is er een mogelijks verschil in uitvoeringssnelheid van beide implementaties op een out-oforder microprocessor met niet-blokkerende caches? Leg uit. 8

9 Vraag 7 (2ptn) Een computerarchitect doet een experiment waarbij hij twee microarchitecturen A en B met elkaar vergelijkt op basis van de IPC waarden die hij bekomen heeft door drie benchmarks te simuleren voor beide microarchitecturen. Dit is de uitkomst van zijn experiment: A B Benchmark X 2 3 Benchmark Y 2 3/2 Benchmark Z 2 2 Wat is de gemiddelde speedup van B tov. A? (Voor de computerarchitect zijn alle benchmarks even belangrijk.) 9