Examen Geavanceerde Computerarchitectuur

Transcriptie

1 Examen Geavanceerde Computerarchitectuur Academiejaar Maandag 30 januari 2009, 14u00 Prof. dr. ir. L. Eeckhout Voornaam: Naam: Richting: Enkele opmerkingen vooraf: Vul eerst en vooral op ieder blad Uw naam en voornaam in. Schrijf de antwoorden in de daarvoor voorziene ruimte. Bereid uw antwoord voor in het klad, en schrijf het naderhand over. De antwoorden zijn meestal kort. Het examen duurt maximaal 4 uur. Gelieve geen rode inkt te gebruiken. Het examen is open boek. Gelieve Uw GSM af te leggen tijdens het examen. Succes!

2 Vraag 1 (2ptn) Beschouw het volgende fragment uit een wetenschappelijk artikel: Simultaneous multithreading (SMT) is an architectural technique that allows a processor to issue instructions from multiple hardware contexts, or threads, to the functional units of a superscalar processor in the same cycle. It increases instruction-level parallelism available to the architecture by allowing the processor to exploit the natural parallelism between threads each cycle. Simultaneous multithreading outperforms previous models of hardware multithreading primarily because it hides short latencies much more effectively. For example, neither fine-grain multithreaded architectures, which context switch every cycle, nor coarse-grain multithreaded architectures, which context switch only on longlatency operations, can hide the latency of a single-cycle integer add if there is not sufficient parallelism in the same thread. What has not been shown previously is that an SMT processor does not necessarily handle very long-latency operations as well as other models of multithreading. SMT typically benefits from giving threads complete access to all resources every cycle, but when a thread occupies resources without making progress, it can impede the progress of other threads. In a coarse-grain multithreaded architecture, for example, a stalled thread is completely evicted from the processor on a context switch; however, with SMT a stalled thread continues to hold instruction queue or reservation station space, and can even continue fetching instructions into the machine while it is stalled. Wat is het probleem met lange-latentieinstructies (zoals L2 cache misses) in een SMT-processor? En waarom worden resources vastgehouden zonder vooruitgang te maken? En waarom verhindert dit andere draden om vooruitgang te maken? 2

3 Vraag 2 (3ptn) Beschouw het volgende meerdradig programma veronderstel dat de variabelen A, B en C zich in gemeenschappelijk geheugen bevinden en initieel nul zijn: draad 1 draad 2 draad 3 A=1; while(c==0){;} while(b==0){;} B=1; print A; C=1; print C; Dit meerdradig programma wordt uitgevoerd op UMA-multiprocessorsysteem waarbij elke draad toegewezen wordt aan een andere processor. (a) Welke waarden worden mogelijks geprint voor A en C in het geval van een SCgeheugenmodel (Sequential Consistency)? Verklaar. 3

4 (b) Welke waarden worden mogelijks geprint voor A en C in het geval van een TSOgeheugenmodel (Total Store Ordering)? Verklaar. (c) Welke waarden worden mogelijks geprint voor A en C in het geval van een PSOgeheugenmodel (Partial Store Ordering)? Verklaar. 4

5 Vraag 3 (2ptn) Beschouw de volgende uitvoering van een tweedradig programma op een transactioneelgeheugensysteem met een optimistisch conflictdetectiesysteem. De rechthoekige blokken stellen transacties voor. print B; A=1; print A; B=1; commit t t (a) Vul het bovenstaande tijdsverloop aan. M.a.w. geef aan of de transactie van de linkerdraad uitgevoerd wordt (commit) of herstart wordt (restart). (b) Welke waarden worden geprint voor de variabelen A en B? Veronderstel dat A en B initieel 0 zijn. A: B: 5

6 Vraag 4 (2ptn) Beschouw multi-core processor bestaande uit 8 processorkernen. Iedere processorkern beschikt over een private L1-instructiecache en een private L1-datacache. Elk van deze caches zijn 64KB groot. De 8 processorkernen delen een gemeenschappelijke L2-cache op de chip die zowel instructies als data kan bevatten. De L2-cache is 1MB groot. De ontwerper kan kiezen tussen inclusieve of niet-inclusieve L1-caches. Een argument pro inclusieve L1-caches is dat het implementeren van cachecoherentie eenvoudiger is met inclusieve L1-caches. Welk argument speelt voor de gegeven multi-core processor contra inclusieve L1- caches en pro niet-inclusieve L1-caches? 6

7 Vraag 5 (3ptn) Beschouw de volgende procedure in de programmeertaal C die de som berekent van alle elementen in een matrix. #define SIZE 1024 int matrix [SIZE][SIZE]; static int sum; void sum_matrix (void) { int i,j,k; sum = 0; for (i = 0; i < SIZE; i++) for (k = 0; k < NUM; k++) for (j = 0; j < SIZE; j+=num) sum += matrix [i][j+k]; } Bij uitvoering van de bovenstaande lus op een Alpha out-of-order processor bekomen we de volgende genormaliseerde uitvoeringstijd door de procedure sum_matrix als functie van de variabele NUM. 1.2 uitvoeringstijd genormaliseerde NUM Verklaar dit gedrag. (a) Waarom daalt de genormaliseerde uitvoeringstijd als functie van NUM in het bereik 1 tot 8? 7

8 (b) Waarom satureert de genormaliseerde uitvoeringstijd voor waarden van NUM groter dan 8? (c) Wat kan je hieruit afleiden i.v.m. de cachelijngrootte van de Alpha 21264? M.a.w. hoeveel bytes telt een cachelijn? Verklaar. 8

9 Vraag 6 (3ptn) Beschouw het Dragon cachecoherentie update-protocol. Vul de onderstaande tabel in. De kolom met als hoofding Aantal kopieën vul je aan met 0 indien er geen lokale kopieën zijn, 1 indien er exact één lokale kopie is, 1 indien er één of meerdere kopieën zijn, of >1 indien er meerdere (strikt meer dan één) kopieën van de betreffende cachelijn zijn in de multiprocessor. (Opmerking: Antwoorden met 1 indien >1 het correcte antwoord is wordt beschouwd als een foutief antwoord.) De kolom met als hoofding Is het geheugen up-to-date? vul je aan met ja indien het geheugen up-to-date is met de lokale kopie, neen indien het geheugen niet up-to-date is met de lokale kopie, of mogelijks niet indien het geheugen mogelijks niet up-to-date is met de lokale kopie. Toestand Aantal kopieën Is het geheugen up-to-date? Sc E Sm M 9

10 Vraag 7 (2ptn) Beschouw de volgende lus alsook de manier waarop deze lus (oneindig lang) doorlopen wordt. sprong A sprong B T N N T sprong C N T T sprong D N T sprong E N Wat is de minimale geschiedenislengte opdat een GAg-sprongvoorspeller altijd een correcte voorspelling zou geven? Verklaar. 10

11 Vraag 8 (3ptn) Beschouw het volgende stukje Alpha assembler-code: e8: a0 00 a3 20 lda t4,160(t2) ec: fe 2f unop (a) f0: a0 ldl t1,0(t2) (b) f4: lda t2,4(t2) (c) f8: a cmpeq t2,t4,t0 (d) fc: addl t3,t1,t3 (e) : fb ff 3f e4 beq t0, f : ff ff 1d 26 ldah a0,-1(gp) De a- en t-symbolen in de bovenstaande assembler-code geven architecturale registers aan. De semantiek van deze Alpha instructies is de volgende: lda Load effective address Bereken het adres van een geheugenlocatie; lda t4,160(t2) betekent dus: plaats het adres van 160(t2) in t4, of m.a.w. plaats de som 160+t2 in t4; Merk op: deze instructie vereist GEEN geheugentoegang. ldl Load long Lees een 32-bit waarde uit het geheugen stl Store long Schrijf een 32-bit waarde in het geheugen unop No operation cmpeq Compare if equal Vergelijk twee registerwaarden en schrijf de waarde 1 in doelregister indien gelijk, anders schrijf 0 addl Add long Tel twee 32-bit waarden op beq Branch if equal to zero Spring indien registerwaarde nul is 11

12 (a) Teken de dataverloopgraaf van vier iteraties van de bovenstaande lus tussen de adressen f0 en Duid de instructies aan met a, b, c, d en e om de leesbaarheid te bevorderen en voeg subscripts toe die de iteratie aangeven, b.v. a 1 en a 2 duiden instructie a aan in respectievelijk iteraties 1 en 2. (b) Hoeveel cycli duurt de uitvoering van de bovenstaande lus op een out-of-order processor die ideaal verondersteld wordt (perfecte sprongvoorspelling, perfecte caches, voldoende hernoemingsregisters, geen structurele hazards, enz.)? Veronderstel dat de uitvoering van een instructie één cyclus duurt. 12