Examen Geavanceerde Computerarchitectuur

Transcriptie

1 Examen Geavanceerde Computerarchitectuur Academiejaar Maandag 21 januari 2008, 14u00 Prof. dr. ir. L. Eeckhout Naam: Richting: Enkele opmerkingen vooraf: Vul eerst en vooral op ieder blad Uw naam en voornaam in. Schrijf de antwoorden in de daarvoor voorziene ruimte. Bereid uw antwoord voor in het klad, en schrijf het naderhand over. De antwoorden zijn meestal kort. Het examen duurt maximaal 4 uur. Gelieve geen rode inkt te gebruiken. Het examen is open boek. Gelieve Uw GSM af te leggen tijdens het examen. Succes!

2 Vraag 1 (4ptn) Beschouw het volgende meerdradig programma veronderstel dat de variabelen A en B zich in gemeenschappelijk geheugen bevinden en initieel nul zijn: draad 1 draad 2 B=2; A=2; A=1; print B; print A; Dit meerdradig programma wordt uitgevoerd op UMA-multiprocessorsysteem waarbij elke draad toegewezen wordt aan een andere processor. (a) Het onderstaande tijdsverloop geeft aan welke operatie op welk tijdstip het gemeenschappelijk geheugen bereikt: A=1 B=2 print A print B A=2 t t Bij welk geheugenconsistentiemodel is deze uitvoering mogelijk? Antwoord met ja of neen. consistiemodel SC TSO PSO WO Ja/Neen (b) Welke zijn de mogelijke geprinte waarden voor A en B onder SC? Verklaar. 2

3 (c) Welke zijn de mogelijke geprinte waarden voor A en B onder TSO? Verklaar. (d) Hoe dient het meerdradig programma gewijzigd te worden opdat dit programma dezelfde waarden zou printen voor A en B onder PSO als onder SC? Verklaar. 3

4 Vraag 2 (2ptn) Beschouw een multiprocessorsysteem met gedeeld geheugen en het MOESI cachecoherentieprotocol. Kan de onderstaande situatie zich voordoen? hoofdgeheugen interconnectie cachegeheugen S I I I CPU1 CPU2 CPU3 CPU4 Of meer algemeen: is het mogelijk dat er zich slechts één lokale kopie van een geheugenblok in het systeem bevindt in de S toestand? Motiveer Uw antwoord. 4

5 Vraag 3 (3ptn) Vul de onderstaande toestandstabel in voor het volgende update cachecoherentieprotocol dat bestaat uit drie toestanden per cacheblok veronderstel verder een write-allocate, write-back cache: invalid (I): het desbetreffende cacheblok bevat geen geldige kopie shared-clean (Sc): er kunnen meerdere lokale kopieën van het desbetreffende cacheblok in het systeem aanwezig zijn en het hoofdgeheugen is mogelijks niet up-to-date shared-modified (Sm): er kunnen meerdere lokale kopieën van het desbetreffende cacheblok in het systeem aanwezig zijn, het hoofdgeheugen is niet up-to-date, en het desbetreffende blok is verantwoordelijk voor het wegschrijven naar het hoofdgeheugen Vul nu de onderstaande toestandstabel aan. Beschrijf de volgende toestand als s. I Sc Sm Local read (LR) Local write (LW) Local eviction (LE) Bus read (BR) Bus update (UPD) 5

6 Vraag 4 (4ptn) Beschouw het volgende C-programma: #include <stdio.h> #define ARRAY_SIZE 40 int Array [ARRAY_SIZE]; static int sum; void initializearray (void) { int i; for (i = 0; i < ARRAY_SIZE; i++) Array [i] = 2*i; } void sumarray (void) { int i; sum = 0; for (i = 0; i < ARRAY_SIZE; i++) sum += Array[i]; } void main (void) { initializearray(); sumarray(); printf("sum equals %d\n", sum); } De GCC compiler voor de Alpha RISC architectuur genereert de volgende code voor de lus uit de sumarray() procedure indien gecompileerd met de O3 vlag: e8: a0 00 a3 20 lda t4,160(t2) ec: fe 2f unop f0: a0 ldl t1,0(t2) f4: lda t2,4(t2) f8: a cmpeq t2,t4,t fc: addl t3,t1,t : fb ff 3f e4 beq t0, f : ff ff 1d 26 ldah a0,-1(gp) Indien we hetzelfde programma compileren met een bijkomende compilatievlag (namelijk -funroll-loops) krijgen we de volgende assemblercode: c8: a lda t10,160(t9) cc: fe 2f unop d0: b7 a2 ldl a5,0(t9) d4: a2 ldl a4,4(t9) d8: a2 ldl a2,8(t9) dc: 0c 00 f7 a0 ldl t6,12(t9) e0: a1 ldl t7,16(t9) e4: d7 a2 ldl t8,20(t9) e8: addl t3,a5,a3 6

7 ec: a0 ldl t3,24(t9) f0: 1c 00 b7 a0 ldl t4,28(t9) f4: f7 22 lda t9,32(t9) f8: addl a3,a4,a fc: a2 05 f8 42 cmpeq t9,t10,t : addl a1,a2,a : addl a0,t6,t : c8 40 addl t5,t7,t c: addl t2,t8,v : addl v0,t3,t : addl t0,t4,t : ed ff 5f e4 beq t1, d c: ff ff 1d 26 ldah a0,-1(gp) De a- en t-symbolen in de bovenstaande assembler-code geven architecturale registers aan. De semantiek van deze Alpha instructies is de volgende: lda Load effective address Bereken het adres van een geheugenlocatie; lda t4,160(t2) betekent dus: plaats het adres van 160(t2) in t4, of maw. plaats de som 160+t2 in t4; Merk op: deze instructie vereist GEEN geheugentoegang. ldl Load long Lees een 32-bit waarde uit het geheugen stl Store long Schrijf een 32-bit waarde in het geheugen unop No operation cmpeq Compare if equal Vergelijk twee registerwaarden en schrijf de waarde 1 in doelregister indien gelijk, anders schrijf 0 addl Add long Tel twee 32-bit waarden op beq Branch if equal to zero Spring indien registerwaarde nul is Beschouw nu een out-of-order processor met een reorder buffer van 20 instructies, en 4 miss status handling registers (MSHRs). De L1 datacache is write non-allocate, er is geen L2 cache, en de toegangstijd tot het geheugen bedraagt 200 processorcycli. Geef twee redenen waarom de lus met lusontvouwing sneller uitgevoerd zal worden dan zonder lusontvouwing. 7

8 Welke van de twee redenen heeft de grootste impact op prestatie? Leg uit. 8

9 Vraag 5 (2ptn) Beschouw de volgende lus alsook de manier waarop deze lus (oneindig lang) doorlopen wordt. sprong A sprong B T N N T sprong C N T T sprong D N T sprong E N Wat is de voorspellingsnauwkeurigheid van een PAg-sprongvoorspeller met een lokale geschiedenis van 3 bits en 1-bit saturerende tellers in de PHT? Veronderstel dat de verschillende sprongen A, B, C, D en E niet conflicteren op het eerste niveau (BHT) van de PAg-voorspeller. 9

10 Vraag 6 (3ptn) Beschouw de volgende lus: L: add r2,r3,r2 ;; a ld r3(a),r4 ;; b add r2,r2,r3 ;; c add r4,r2,r5 ;; d ld r2(b),r4 ;; e add r3,r4,r5 ;; f add r3,r5,r4 ;; g beq r5,0xff00,l ;; h In deze fictieve RISC ISA wordt het doelregister steeds rechts geschreven; m.a.w. add r1,r2,r3 betekent dat de inhoud van registers r1 en r2 opgeteld wordt en dat het resultaat in register r3 opgeslagen wordt. (a) Pas registerhernoeming toe op drie iteraties van de bovenstaande lus veronderstel dat er voldoende hernoemingsregisters zijn. 10

11 (b) Teken de dataverloopgraaf van de bovenstaande lus voor drie lusiteraties. Gebruik de letters a, b, c,... om de instructies aan te duiden, en gebruik accenten om de verschillende iteraties van de lus aan te geven, bv. instructie a wordt aangeduid als a, a en a voor respectievelijk de eerste, de tweede en de derde lusiteratie. (c) Wat is de (steady-state) IPC tijdens de uitvoering van deze lus op een out-of-order processor met onbeperkte breedte indien je veronderstelt dat deze lus voldoende lang geïtereerd wordt (en de sprongvoorspeller altijd correct is) en de uitvoering van een instructie één cyclus duurt? 11

12 Vraag 7 (2ptn) Naarmate de CMOS-technologie verder geminiaturiseerd wordt, neemt de kans toe op zogenaamde soft errors tgv. kosmische straling. Kosmische straling (bv. een neutron-partikel) kan er voor zorgen dat een bit in de chip ongewenst van toestand veranderen (bit flip). Geef twee voorbeelden waarvoor dergelijke bit flips geen invloed hebben op de correcte uitvoering van computerprogramma s op superscalaire processors. 12