Embedded Linux en Xilinx Micro Kernel voor System on Chip op FPGA

Transcriptie

1 Embedded Linux en Xilinx Micro Kernel voor System on Chip op FPGA Studiegebied Industriële Wetenschappen en Technologie Opleiding Elektronica-ICT Afstudeerrichting Ontwerptechnieken Academiejaar Eindwerk Rodolf Casier Wim Van Eessen

2 Voorwoord Bij deze willen wij in eerste plaats de Provinciale Industriële Hogeschool (PIH) bedanken om het mogelijk maken van dit eindwerk. De lokalen en materieel waren op ieder moment beschikbaar om deze thesis te voltooien. Wanneer wij extra technisch materiaal nodig hadden voor deze thesis werd dit zo snel mogelijk besteld door de hogeschool waardoor wij continu konden opbouwen aan dit eindwerk. In tweede instantie willen we onze oprechte dank betuigen aan onze interne promoter ing. Johan Beke. Met zijn kennis en ervaring hadden we een uitstekende basis om dit eindwerk te starten. Hij ondersteunde en begeleidde dit eindwerk gedurende het ganse jaar vol energie en enthousiasme. We willen eveneens Dr. Ir. Danaë Delbeke bedanken voor haar inbreng in deze thesis. Als laatste willen we onze ouders, vrienden en vriendinnen bedanken. Onze ouders hebben het mogelijk gemaakt dat we deze opleiding konden volgen. Met morele en financiële steun hebben ze gedurende deze vierjarige opleiding een sterke bijdrage geleverd aan onze studies. Zij waren er altijd om ons te steunen tijdens de moeilijke momenten dit jaar.

3 Inhoudsopgave Inleiding... 1 Deel 1: Development Board Oefenbord Digilent XUPV2P [6] Eigenschappen: Algemene beschrijving: Blok diagram Componenten op het bord... 4 Voeding... 5 Multi-Gigabit Transceivers... 5 Systeem RAM... 5 Fast Ethernet Interface... 5 Seriële poorten... 5 LEDs, schakelaars en drukknoppen... 6 Expansion Connectors... 6 XSGA uitgang... 6 AC97 Audio CODEC... 6 USB 2 Programming interface Virtex-II Pro FPGA Overzicht PowerPC 405 Processor Block Input/Output Blocks (IOBs) Configureerbare Logische Blokken (CLBs) Block SelectRAM+ Memory Shift Registers state Buffers in de CLBs Multiplexers Overzicht CLB/slice configuratie van XC2VP FPGA pin layout informatie Virtex-4 MB Development Board Algemeen overzicht Jumpersettings RS JTAG Chain...24 I

4 Configuration Modes...25 Deel 2: Xilinx Platform Studio (EDK) Invoegen XUPV2P Board Support Package (BSP) Aanmaken Hardware ontwerp (PPC) op XUPV2P Board Systeem vereiste Hardware vereiste PowerPc hardware beschrijving Project creëren in XPS Hardware definiëren Implementatie Software in Hardware project Invoegen van softwarre in hardwareplatform Inladen van een software apllicatie in Extern RAM LCD aansturing op Virtex-4 MB Development Board Hardware Invoegen Software toevoegen...44 Deel 3: Embedded Operating Systems Inleiding Xilinx Micro Kernel Inleiding Xilkernel Onderdelen [1] Processen, Threads en Scheduling Synchronization Constructs...52 Semaphoren...52 Mutexen Inter- Process Communication...53 Shared memory...53 Message Passing Code en Runtime Structure...54 Separate Executable mode...54 Kernel Bundled Executable mode...54 Code structure Using Xilkernel...56 Hardware platform...57 Configureren van de Xilkernel...57 Creëren van een applicatie...63 II

5 Inladen van het project in de FPGA Verschil tussen MicroBlaze & PowerPC Xilkernel implementaties...69 Xilkernel met MicroBlaze...70 Xilkernel met PowerPC...70 Toepassing op ons project Ethernet Libraries LibXil Net...72 Inleiding...72 Ondersteunde protocols...72 Architectuur van de bibliotheek...73 Beperkingen...73 XilNet gebruiken in een applicatie Webserver...74 Hardware vereiste...74 Software vereiste...74 Hardware ontwerp...74 Software en implementatie LwIP (v2.00.a)...77 Inleiding...77 Ondersteunde protocols...78 Raw API...78 Socket API...78 LwIP gebruiken in een applicatie Echoserver...80 Hardware vereiste...80 Software vereiste...80 Hardware ontwerp...80 Software Embedded Linux De Linux Kernel Kernel-gegevensstructuren Geheugenbeheer Procesbeheer Device-drivers Het bestandsysteem...93 III

6 De opbouw van de kernel: uit één stuk of modulair Embedded Linux op PowerPC Inleiding Hardware instellingen BSP maken in EDK Cross-Compiler maken voor PPC ste compiler: Crosstool de compiler: DENX ELDK PPC-tools De Linux PPC-kernel bronbestanden Installatie van rsync Source code afhalen via rsync De Linux kernel configureren BSP Installeren Kernel aanpassingen uitvoeren De Kernel Compileren De Kernel testen Methode via XMD Methode via Compact Flash Aanmaken van het Root File Systeem Inleiding Aanmaken van Root File Systeem via Busybox Het Root File Systeem op Compact Flash plaatsen µclinux µclinux voor Microblaze op Virtex II-Pro Inleiding µclinux voorbereiding van de EDK-software Hardware instellingen in EDK Auto-config.in bestand De Microblaze Compiler De µclinux-dist en kernel bronbestanden Invoegen van het configuratiebestand Maken van de µclinux Kernel Image De kernel in het bord laden µclinux voor Microblaze op Virtex Hardware instellingen in EDK IV

7 Besluit Literatuurlijst Appendix A: Linux distributie via VMware... A-1 A.1 Installeren van Linux Omgeving via VMWare... A-1 A.2 Installeren van VMware Tools... A-15 A.3 USB-Stick of Externe USB-HD mounten onder CentOS A-17 Appendix B: Formatteren van CompactFlash met mkdosfs... B-1 Appendix C: Maken van mkxupv2prootfs.sh script en /etc directory... C-1 C.1 Het mkxupv2prootfs.sh script... C-1 C.2 De /etc directory... C-3 Appendix D: C-Files Webserver... D-1 Appendix E: C-Files Echoserver... E-1 V

8 Lijst van Figuren Figuur 1-1. Blokschema XUP Virtex-II Pro Development Systeem... 3 Figuur 1-2. XUP Virtex-II Pro Development Systeem []... 4 Figuur 1-3. Virtex-II Pro Processor Blok [7]... 8 Figuur 1-4 PPC405 Blok diagram...10 Figuur 1-5. Virtex-II Pro Input/Output Structuur [7]...11 Figuur 1-6. Virtex-II Pro I/O blok [7]...11 Figuur 1-7. Double Data Registers (DDR) [7]...12 Figuur 1-8. LVTTL, LVCMOS of PCI select IO standaard [7]...12 Figuur 1-9. SSTL of HSTL select-io Ultra standaard [7]...13 Figuur Virtex-II Pro Slice configuratie [7]...13 Figuur Virtex-II Pro CLB element [7]...14 Figuur Register/Latch configuratie in een slice [7]...14 Figuur Bovenste helft van een Virtex-II Pro Slice [7]...15 Figuur Distributed SelectRAM+ (RAM 16 x 1S)[7]...16 Figuur Distributed SelectRAM+ (RAM 32 x 1S)[7]...16 Figuur Dual-port Distributed SelectRAM+ (RAM 16 x 1D) [7]...17 Figuur Virtex-II Pro 3-state buffers [7]...18 Figuur state Buffer verbinding met de horizontale 3-state lijnen [7]...18 Figuur MUXFX multiplexer in CLBs [7]...19 Figuur FF896 Composite Pinout Diagramma [7]...20 Figuur Virtex-4 MB Development Board [5]...22 Figuur Virtex-4 MB Development Board Blokschema [5]...23 Figuur RS232 Interface [5]...24 Figuur JTAG Chain [5]...24 Figuur 2-1. Directory structuur EDK map...27 Figuur 2-2. BSB wizard board instellingen...27 Figuur 2-3. PowerPc hardware [4]...29 Figuur 2-4. BSB New Project...30 Figuur 2-5. Project map aanmaken...30 Figuur 2-6. Peripheral Repository Directory...31 Figuur 2-7. Embedded Development Kit...31 Figuur 2-8. BSB Board selection...32 Figuur 2-9. BSB Processor Configuration...33 VI

9 Figuur BSB IO Interface configuration...34 Figuur BSB Additional IO Interfaces...35 Figuur BSB Memory Configuration...36 Figuur BSB Add Internal Peripherals...37 Figuur BSB Software Setup...37 Figuur BSB System Created...38 Figuur Add SW Application...39 Figuur Software project naam...41 Figuur Overzicht Software Projects...41 Figuur Openen van Generate Linker Script...42 Figuur Generate Linkescript venster...42 Figuur coms Router (3CR860-95) beschikt over een embedded Linux OS...47 Figuur 3-2. Samsung SGH-858 met Smartphone Linux OS...47 Figuur 3-3. Xilkernel onderdelen [1]...49 Figuur 3-4. Prioriteits afhandeling [1]...51 Figuur 3-5. Process Context states [1]...51 Figuur 3-6. Building Applications for Xilkernel [1]...55 Figuur 3-7. Hardware Platform Xilkernel toepassing...57 Figuur 3-8. Software Platform Settings...58 Figuur 3-9. Library/OS Parameters...59 Figuur Library/OS Parameters instellingen...60 Figuur Generate Bitstream...61 Figuur Generate Linker Script...62 Figuur Set Compiler settings...63 Figuur Thread declaration in Library O/S...67 Figuur Hyperterminal Start Menu...67 Figuur Eigenschappen Seriële Verbinding...68 Figuur Downloaden in de Virtex...68 Figuur Threads in HyperTerminal...69 Figuur Microblaze op oscilloscoop...71 Figuur PowerPC op oscilloscoop...71 Figuur LibXilnet Architecture [1]...73 Figuur Hardware Design WebServer...75 Figuur Webserver in HyperTerminal...76 Figuur Webserver in Internet Explorer...77 VII

10 Figuur Hardware Design EchoServer...81 Figuur Linker Script EchoServer...82 Figuur Software Platform Settings EchoServer...83 Figuur XMD EchoServer...85 Figuur EchoServer in HyperTerminal...86 Figuur HyperTerminal en Telnet EchoServer...87 Figuur Overzicht van de onderdelen van een besturingsysteem...88 Figuur Afhandeling van system calls...91 Figuur De rol van het bestandsysteem in relatie tot de kernel...94 Figuur Make menuconfig venster Figuur Make menuconfig venster van BusyBox Figuur Naam CF kaart lezer via Hardware Browser in Linux Figuur Overzicht van partitietabel op CF kaart Figuur Linux kernel configuratie menu Figuur A-1. Verschillende download uitvoeringen voor CentOS A-1 Figuur A-2. VMWare virtual machine configuratie... A-2 Figuur A-3. Selecteren van een Guest Operating System in VMWare... A-3 Figuur A-4. Naam en locatie ingeven voor virtual machine... A-3 Figuur A-5. Netwerk voor virtual machine selecteren... A-4 Figuur A-6. Opgeven voor de grote van virtual machine opgeven... A-4 Figuur A-7. Device opties voor virtual machine... A-5 Figuur A-8. CR-ROM device opties voor virtual machine... A-5 Figuur A-9. CentOS welkomst venster... A-6 Figuur A-10. Installatie soort kiezen voor CentOs A-7 Figuur A-11. Automatisch partitioneren selecteren... A-7 Figuur A-12. Waarschuwingsventer om station de initialiseren... A-8 Figuur A-13. het automatisch partitioneren venster... A-8 Figuur A-14. Waarschuwingsvenster voor partitioneren van Linux... A-9 Figuur A-15. CentOS 3.5 bootloader configuratie venster... A-9 Figuur A-16. Netwerk configureren voor CentOS A-10 Figuur A-17. Firewall instellingen voor CentOS A-10 Figuur A-18. Taalinstellingen voor Linux systeem... A-11 Figuur A-19. Ingeven van een root-wachtwoord... A-11 Figuur A-20. Pakketkeuze selectie venster van CentOS A-12 Figuur A-21. CentOS welkomsvenster na installatie... A-13 VIII

11 Figuur A-22. Inlog venster van CentOS A-14 Figuur A-23. Afmeld venster in Linux CentOS A-14 Figuur A-24. Virtual Machine CD-ROM device instellingen... A-15 Figuur A-25. Selecteren om VMware Tools te installeren... A-16 Figuur C-1. Inhoud van de map /etc... C-4 IX

12 Lijst van Tabellen Tabel 1-1 Eigenschappen van XC2VP Tabel 1-2. Overzicht dual-port en single port configuraties [7]...15 Tabel 1-3. Overzicht van het aantal gebruikte LUTs per configuratie [7]...16 Tabel 1-4. Logica aanwezig in 1 CLB van XC2VP30 [7]...19 Tabel 1-5. Overzicht van totaal beschikbare logica in de FPGA [7]...19 Tabel 2-1. Aansturing LCD display...45 Tabel 2-2. LCD aansturing in HyperTerminal...46 Tabel 3-1. C Code thread creatie...56 Tabel 3-2. Xilkernel in MSS bestand...61 Tabel 3-3. LwIP Initialization Routines Raw API [2]...79 Tabel 3-4. LwIP Initialization Routines Socket API [2]...79 Tabel 3-5. Hyperterminal output van het TestApp_memory programma...96 Tabel 3-6. Output in hyperterminal bij initieel opstarten van de kernel Tabel 3-7. µclinux boot procedure in hyperterminal Tabel C-1. Het mkxupv2prootfs.sh script... C-3 Tabel C-2. Inhoud /etc/fstab bestand... C-4 Tabel C-3. Inhoud /etc/inittab... C-5 Tabel C-4. Inhoud /etc/issue bestand... C-6 Tabel C-5. Inhoud /etc/issue.net... C-6 Tabel C-6. Inhoud /etc/motd bestand... C-6 Tabel C-7. inhoud /etc/passwd bestand... C-6 Tabel C-8. Inhoud /etc/group bestand... C-7 Tabel C-9. Inhoud /etc/init.d/rch bestand... C-7 Tabel C-10. Inhoud /etc/init.d/rcs bestand... C-7 X

13 Inleiding Het doel van dit eindwerk is het bestuderen van twee embedded besturingsystemen voor System on Chip (SoC) op een Digilent XUPV2P oefenbord met een Xilinx Virtex-II Pro FPGA. Hiervoor zal men een System on Chip op de FPGA moeten implementeren en aanpassen. Daarbij wordt de Xilinx EDK software gebruikt. Om vertrouwd te raken met de software werden enkele tutorials doorlopen omtrent de EDK software. Nadat deze kennis werd verworven werd overgeschakeld naar de implementatie van embedded besturingsystemen op een hardware platform. Daarbij concentreerde Wim zich op het Xilinx Micro Kernel besturingssysteem met daarop enkele toepassingen. Rodolf bestudeerde en implementeerde een embedded Linux kernel met bestandsysteem voor een SoC voor de verschillende processor architecturen op de FPGA (Microblaze soft-processor en PowerPC hard-processor). Voor een Microblaze processor architectuur wordt een µclinux kernel gebruikt. Voor de PowerPC processor wordt een aangespaste PowerPC Linux desktop kernel geïmplementeerd. Als laatste werd ook op een Memec Virtex-4 MB Development Board een µclinux kernel geïmplementeerd door Wim. Op dit bord werd het LCD display ook aangestuurd in een SoC hardware platform. 1

14 Deel 1: Development Board 1.1 Oefenbord Digilent XUPV2P [6] Eigenschappen: Virtex -II Pro FPGA met twee PowerPC 405 kernen Tot 2 GB of Double Data Rate (DDR) SDRAM System ACE controller en Type II CompactFlash connector voor FPGA Configuratie en data opslag. Embedded Platform Cable USB configuratie poort Programmeerbare configuratie PROM On-board 10/100 Ethernet PHY device RS-232 DB9 seriële poort Twee PS-2 seriële poorten Vier LEDs verbonden aan de Virtex-II Pro I/O pinnen Vier schakelaars verbonden aan de Virtex-II Pro I/O pinnen Vijf drukknoppen verbonden aan de Virtex-II Pro I/O pinnen Zestig uitbreidingspinnen samen met 80 Virtex-II Pro I/O pinnen met overvoltage bescherming Hoge snelheid uitbreidingsconnector samen met 40 Virtex-II Pro I/O pinnen AC-97 audio CODEC met audio versterker en luidspreker uitgang Microfoon ingang On-board XSGA uitgang, tot 1200 x 1600 bij 70 Hz refresh Drie Serial ATA poorten 100 MHz systeem klok, 75 MHz SATA klok Power-on reset circuit 2

15 1.1.2 Algemene beschrijving: Het XUP Virtex-II Pro Development Systeem voorziet een hardware platform die bestaat uit een Virtex-II Pro Platform FPGA omgeven door randapparatuur die kan gebruikt worden om een complex systeem te creëren Blok diagram Ziehier een blokdiagram van het XUP Virtex-II Pro Development Systeem: Figuur 1-1. Blokschema XUP Virtex-II Pro Development Systeem 3

16 Componenten op het bord Figuur 1-2. XUP Virtex-II Pro Development Systeem [] 4

17 Voeding Het XUP Virtex-II Pro Development Systeem wordt gevoed met 5V. Het bord zelf zorgt intern voor volgende voedingen: 2.5V, 3.3V en 1.5V voor de FPGA. Multi-Gigabit Transceivers Op het bord zijn ook drie Serial Advanced Technology Attachment (SATA) connectoren aanwezig. Deze zijn voorzien van een 75 Mhz klok om deze te ondersteunen. Systeem RAM Het systeem is voorzien van een 184-pin dual in-line Double Data Rate Synchronous Dynamic RAM (DDR SDRAM DIMM) memory module. Deze ondersteunt een capaciteit van 2GB. Fast Ethernet Interface Er is een fast ethernet interface aanwezig die zowel 100Base-TX en 10Base-T applicaties ondersteunt. We kunnen dus snelheden hebben van 10 Mb/sec tot 100 Mb/sec. Elk bord is ook voorzien van een 48- bit uniek Silicon Serial Number dat kan gebruikt worden voor het MAC adres van het systeem. Seriële poorten Het XUP Virtex-II Pro Development System heeft drie seriële poorten: één RS232 poort en twee PS/2 poorten. De RS232 poort maakt gebruik van een standaard DB-9 seriële connector. Die wordt meestal gebruikt voor communicatie met een computer via de COM poort. De twee PS/2 poorten kunnen gebruikt worden om een keyboard en een muis op aan te sluiten. 5

18 LEDs, schakelaars en drukknoppen De vier LEDs zijn voor de gebruiker voorzien. Let wel op! De LED s zijn actief laag, wanneer we er een logische nul naar schrijven zal de LED oplichten. Er zijn ook vier schakelaars aanwezig en vijf drukknoppen. Wanneer we een drukknop indrukken zal de FPGA een logische nul waarnemen. Expansion Connectors Met een totaal van 80 Virtex-II Pro I/O pinnen die uitgebracht zijn als vier maal 60 pin headers en twee maal 40 pin connectoren. De 60 pin headers zijn gemaakt om met ribbon- kabel connectoren te worden verbonden. Op de twee maal 40 pin connectoren kunnen we bijvoorbeeld Digilent Expansion Modules aanbrengen. Er zijn ook nog 40 pinnen voor High- speed connectoren voorzien. XSGA uitgang Het bord is voorzien van een video DAC die een pixel frequentie tot 180 Mhz toelaat en de XSGA uitgang ondersteunt. De maximaal ondersteunde resolutie bedraagt 1600 x 1200 bij een refresh frequentie van 70Hz. AC97 Audio CODEC Een Audio CODEC en versterker zijn aanwezig op het Virtex-II Pro Development Systeem die een hoge kwaliteit voorzien. Het bevat een full duplex stereo ADC en DAC met een analoge mixer gecombineerd met een microfoon ingang. USB 2 Programming interface Ons bord bevat een embedded USB 2.0 microcontroller om snelle communicatie te voorzien (480 Mb/sec). Deze USB 2 poort gebruiken we om onze FPGA te programmeren. 6

19 1.2 Virtex-II Pro FPGA Overzicht Het XUPV2P development bord bevat een Virtex-II pro XC2VP30 FPGA in een flip-chipfine-pitch FF 896 BGA package. Een overzicht van de belangrijkste kenmerken van deze FPGA wordt gegeven in Tabel 1-1. Deze worden verder in dit hoofdstuk besproken[6]. XC2VP30 Logische cellen Array Size 80 x x 18 bit Multiplier Blocks 136 Block 18 Kb Blocks 136 SelectRAM+ Max Block RAM 2448 Kb Digital Clock Managers (DCMs) 8 PowerPC 405 RISC Cores 2 Multi-Gigabit Transceivers (RocketIO Transceiver Blocks) 8 CLB( 1=4slices Slices =max 128bits) Max Distr RAM 428 Kb Maximum User I/O Pads 644 Tabel 1-1 Eigenschappen van XC2VP30 De cijfers en letters in de volledige naam van de Xilinx FPGA die op het oefenbord aanwezig is betekenen: Device Type Speed grade (-5, -6, -7) XC2VP30-7 FF 896 C C = Commercial (T J = 0 C tot +85 C) I = Industrial Aantal Pinnen Package Type 7

20 1.2.2 PowerPC 405 Processor Block De Virtex II Pro FPGA bevat 2 PowerPC 405 hard processors. Deze bevinden zich in een processor blok in de FPGA zoals volgende figuur schematisch voorstelt. Het processor blok bevat naast de PPC405 ook nog 2 OCM (On-Chip Memory) Controllers (Hard IP). Deze hebben de taak om snelle toegang te hebben tot het instructie- en data-geheugen [8]. Figuur 1-3. Virtex-II Pro Processor Blok [7] De belangrijkste specificaties van de PowerPC 405 zijn: PowerPC RISC CPU Implementatie van de PowerPC User Instruction Set Architecture (UISA) en uitbreiding voor embedded systemen 32-bit General Purpose registers (GPRs) Static Branch Prediction 5-stage pipeline met één-cyclus uitvoering van de meeste instructies, inclusief loads/stores Unaligned en aligned load/store support tot de cache, main memory en het on-chip memory 8

21 Snelle integer multiply/divide arithmetic (4cyclus multiply en 35 cyclus divide) Enhanced string en multiple-word handling Big/little endian ondersteuning Storage control Gescheiden instructie- en data- cache units, (beiden two-way set-associative en non-blocking) 8 woorden (32bytes) per cache lijn 16 KB array Instruction Cache Unit (ICU) en 16KB array Data Cache Unit (DCU) Operand forwarding tijdens instruction cache line fill Copy-back of write-through DCU strategie Dubbelwoord instructie mogelijkheden in cache Virtual memory management unit (MMU) Vertaling van de 4GB logische adres ruimte in fysieke adressen Software controle van de page replacement strategie Ondersteunt verschillende page size ranging van 1KB tot 16MB OCM controllers zodat high-speed interfaces toegang verkrijgen tot Block SelectRAM+ memory en processor block instructies PowerPC timer mogelijkheden 64-bit time base Programmable interval timer (PIT) Watchdog timer (WDT) Debug ondersteuning (IAC, DAC, DVC) via JTAG 9

22 Schematisch kan de PPC405 CPU als volgt worden voorgesteld: Figuur 1-4 PPC405 Blok diagram 10

23 1.2.3 Input/Output Blocks (IOBs) Figuur 1-5. Virtex-II Pro Input/Output Structuur [7] Figuur 1-6. Virtex-II Pro I/O blok [7] De IOBs zijn programeerbaar en kunnen in volgende categorieën worden verdeeld: Input blocks met een optioneel Single Data Rate (SDR) of een Double Data Rate (DDR) register Output blocks met een optionele SDR of DDR register en optioneel een 3- state buffer direct aangestuurd door een SDR of DDR register Bidirectional blocks (elke combinatie van input en output configuratie) Deze registers zijn edge-triggered D-type flipflops of level-sensitive latches 11

24 Figuur 1-7. Double Data Registers (DDR) [7] IOBs ondersteunen volgende single-ended I/O standaarden: Low Voltage Tranistor-Transistor Logic (LVTTL), Low Voltage CMOS (LVCMOS 3.3V, 2.5V, 1.8V en 1.5V) Peripheral Component Interconnect-X (PCI-X) compatible (133 MHz en 66 MHz) op 3.3V PCI compatible (66 MHz en 33 MHz) en 3.3V Gunning Transceiver Logic (GTL) en Gunning Transceiver Logic Plus (GTLP) High-Speed Transceiver Logic (HSTL 1.5V en 1.8V, Class I, II, III en IV) Stub Series Terminated Logic (SSTL 1.8V en 2.5V, Class I en II) Figuur 1-8. LVTTL, LVCMOS of PCI select IO standaard [7] On-chip termination is beschikbaar voor elke single-ended I/O standaard. 12

25 De IOB elementen ondersteunen volgende differential signaling I/O standaarden Low Voltage Differential Signaling (LVDS) en Extended LVDS (2.5V) Bus Low Voltage Differential Signaling (BLVDS) Lightning Data Transport (LDT) Low Voltage Positive Emitter Coupled Logic (LVPECL 2.5V) Voor LVDS, LVDS extended en LDT standaarden is on-chip termination beschikbaar. Figuur 1-9. SSTL of HSTL select-io Ultra standaard [7] Configureerbare Logische Blokken (CLBs) De CLB blokken van de Virtex-II Pro FPGA bevatten vier slices en twee 3-state buffers. Iedere slice van een CLB blok is equivalent en bevat volgende onderdelen (zie ook ): 2 functie generators (F&G) 2 storage elementen Arithmetic logic gates Grote multiplexers Grote functiemogelijkheden Fast carry look-ahaid chain Horizontale cascade ketting (OR gate) Figuur Virtex-II Pro Slice configuratie [7] 13

26 Figuur Virtex-II Pro CLB element [7] De functiegeneratoren F & G zijn configureerbaar als 4-input look-up tables (LUTs), als 16-bit shift registers, of als 16-bit distributed SelectRAM+ memory. De 2 geheugen elementen zijn edge-triggered D-type flip-flops of level-sensitive latches. Elk CLB bevat een interne fast interconnect en is verbonden met een switch matrix om de algemene routing elementen te gebruiken. Figuur Register/Latch configuratie in een slice [7] 14

27 Figuur Bovenste helft van een Virtex-II Pro Slice [7] Block SelectRAM+ Memory De block selectram+ geheugen blokken zijn 18 Kbit True Dual-Port RAM. Deze zijn programeerbaar in verschillende configuraties van 16K x 1 bit tot 512 x 36 bit. Het Block SelectRAM+ kan in cascade worden geplaatst zodat het mogelijk is om grote embedded data te implementeren. Een overzicht van de verschillende dual-port en single-port configuraties wordt in volgende tabel weergegeven. 16K x 1bit 4K x 4 bits 1K x 18 bits 8K x 2 bits 2K x 9 bits 512 x 36 bits Tabel 1-2. Overzicht dual-port en single port configuraties [7] Iedere functie generator (LUT) bevat een synchroon 16x 1 bit RAM geheugen en wordt een distributed selectram+ element genoemd. En wordt geïmplementeerd en is configureerbaar in een CLB. Aangezien een CLB vier slices bevat en iedere slice twee LUTs kunnen we dus volgende configuraties maken (max 128bit per CLB): Single-Port 16 x 8-bit RAM Single-Port 32 x 4-bit RAM Single-Port 64 x 2-bit RAM Single-Port 128 x 1-bit RAM Dual-Port 16 x 4-bit RAM 15

28 Dual Port 32 x 2-bit RAM Dual Port 64 x 1-bit RAM In een volgende tabel wordt beschreven hoeveel LUTs er worden gebruikt bij iedere configuratie van het distributed Block selectram+. S= Single port configuratie D= Dual port configuratie RAM Aantal LUTs 16 x 1S 1 16 x 1D 2 32 x 1S 2 32 x 1D 4 64 x 1S 4 64 x 1D x 1S 8 Tabel 1-3. Overzicht van het aantal gebruikte LUTs per configuratie [7] Enkele voorbeelden van configuraties uit Tabel 1-3. Figuur Distributed SelectRAM+ (RAM 16 x 1S)[7] Figuur Distributed SelectRAM+ (RAM 32 x 1S)[7] 16

29 Figuur Dual-port Distributed SelectRAM+ (RAM 16 x 1D) [7] Shift Registers Iedere functie generator in een CLB kan geconfigureerd worden als 16-bit shift register. De write actie is synchroon met de clock input en een optionele clock enable. Een dynamische lees actie wordt uitgevoerd door een 4-bit address bus, A[3,0]. De 16- bit shift registers kunnen niet worden gereset of geset. Bijgevolg is de lees-actie asynchroon. Met een geheugenelement of flip-flop kan gezorgd worden voor een synchrone lees-actie. Men kan de shift registers die in de vier verschillende slices van de CLB zitten in cascade plaatsen zodat men een shift chain creërt in de CLB. Deze Shift Chain kan ook nog in cascade geplaatst worden met een volgend CLB zodat men nog grotere shift registers kan maken. De shift register chaining (vier 16-bit shift registers in een CLB) en de multiplexers MUXF5, MUXF6 en MUXF7 laten toe dat er maximaal een 128-bit adresseerbaar shift register kan worden geïmplementeerd in een CLB. Figuur Shift Register Configuratie [7] 17

30 state Buffers in de CLBs Elke Virtex-II Pro CLB bevat twee 3-state drivers (TBUFs) die on-chip bussen kunnen sturen. Iedere 3-state Buffer heeft zijn eigen 3-state controle pin en zijn eigen input pin. Elke van de vier slices van de CLB heeft toegang tot deze twee 3-state buffers via een Switch Matrix (zie Figuur 1-18). De XC2VP30 FPGA bevat in totaal state buffers. Figuur Virtex-II Pro 3-state buffers [7] Figuur state Buffer verbinding met de horizontale 3-state lijnen [7] Multiplexers Elke Virtex-II Pro Slice bevat één MUXF5 multiplexer en één MUXFX multiplexer. De MUXFX multiplexer bevat een MUXF6, MUXF7 of een MUXF8 zoals op Figuur 1-20 kan waargenomen worden. Elk CLB element heeft twee MUXF6 multiplexers, één MUXF7 multiplexer en één MUXF8 multiplexer. 18

31 Figuur MUXFX multiplexer in CLBs [7] Overzicht CLB/slice configuratie van XC2VP30 Één CLB bevat volgende logica. Slices LUTs Flip- Flops MULT_ ANDs Arithmetic & Carry- Chain SOP Chains Distibuted Select RAM+ Shift Registers TBUF bits Tabel 1-4. Logica aanwezig in 1 CLB van XC2VP30 [7] De logica van alle CLBs tezamen van de XC2VP30 geeft volgende tabel. 128 bits 2 CLB Array: Row x Column Aantal Slices Aantal LUTs Max Distributed SelectRAM of Shift Register (bits) Aantal Flip-Flops Aantal Carry- Chains Aantal SOP Chains 80 x Tabel 1-5. Overzicht van totaal beschikbare logica in de FPGA [7] 19

32 1.2.5 FPGA pin layout informatie De Virtex-II pro XC2VP30 FPGA zit in een flip-chip-fine-pitch FF 896 Ball Grid Array package (1.00mm Pitch). De afmetingen van de FPGA zijn 31mm x 31mm. Het pinout diagramma van de Ball Grid Array van de XC2VP30 FPGA wordt voorgesteld in Figuur Figuur FF896 Composite Pinout Diagramma [7] 20

33 1.3 Virtex-4 MB Development Board Algemeen overzicht Er werd op het eind van het jaar ook gewerkt met een development board waarop een Virtex- 4 FPGA is geïmplementeerd. Deze FPGA is momenteel het paradepaardje van chipfabrikant Xilinx. In tegenstelling tot de Virtex-II Pro FPGA bevat de Virtex-4 geen ingebakken PowerPC s, dus hier kan enkel gebruik gemaakt worden van een MicroBlaze softcore Processor. Dit bord heeft ook 64MB aan DDR SDRAM geheugen aan boord, zodus zal het niet meer nodig zijn om het bord uit te breiden met een externe geheugenlat. Volgende peripherals bevinden zich op het bord: Xilinx XC4VLX60-10FF668 FPGA 64MB of DDR SDRAM 4MB of Flash 16-Bit LVDS Transmit and Recieve Interfaces 10/100 Ethernet PHY Programmable LVDS Clock Source ( MHz) On- board 100 MHz LVTTL Oscillator P240 Connectors LCD Panel 32Mb Serial Flash for FPGA configuration PC4 JTAG Programming/Configuration Port SystemACE Module Connector RS232 Port Four User LEDs Four User Push Button Switches An 8-Position DIP Switch USB-RS232 Bridge 21

34 Figuur Virtex-4 MB Development Board [5] Om een algemeen beeld te krijgen van hoe de verschillende peripherals aan de FPGA zijn gekoppeld is in figuur 1-23 een blokschema gegeven. 22

35 Figuur Virtex-4 MB Development Board Blokschema [5] Jumpersettings Wanneer het bord van de fabrikant komt, zullen de jumpers zich niet in de gewenste posities bevinden en zal de fpga niet kunnen geprogrammeerd worden via de JTAG kabel RS232 Om het bord te kunnen uitlezen met de RS232 seriële kabel zullen enkele jumpers moeten worden verplaatst. Er zijn twee modes waarin kan gewerkt worden: DCE en DTE mode. Hier kiezen we voor de DCE mode, dit betekent dat volgende instellingen moeten worden toegepast: JP19 Installeer een jumper op pinnen 2-3 JP21 Installeer een jumper op pinnen