Oplossing met EUV-lithografie voor het patroneren van back-end-of-line metaallagen: klaar voor massaproductie

Transcriptie

1 Oplossing met EUV-lithografie voor het patroneren van back-end-of-line metaallagen: klaar voor massaproductie Tijdens de SPIE Advanced Lithography conferentie van 2017 stelde imec een oplossing voor die toelaat om de meest geavanceerde metaallagen in de back-end-of-line van chips te patroneren. Imec werkte hiervoor nauw samen met zijn toestel- en materiaalleveranciers. De voorgestelde oplossing voldoet aan de specificaties van de N5 technologie-node die gehanteerd wordt door chipfabrikanten, en is klaar om in de industrie gebruikt te worden. Er worden twee scenario s voorgesteld om EUV-lithografie in te voeren, samen met voorstellen voor ontwerpregels, maskers, fotoresist, etsen, metrologie, en een evaluatie van de variaties. In dit artikel wordt één van deze scenario s in meer detail beschreven. Het is een combinatie van enerzijds immersielithografie samen met self-aligned quadruple patterning en anderzijds EUV-lithografie voor het patroneren van blocks. Hiermee kunnen patronen aangebracht worden in metaallaagjes met pitches van slechts 32nm. De uniformiteit van de lagen en hun lokale variabiliteit wordt besproken om te kijken of het platform geschikt is voor massaproductie. Het patroneren van geavanceerde back-end-of-line lagen Naarmate we naar meer geavanceerde technologieknopen (of nodes) evolueren, wordt het alsmaar moeilijker om patronen te maken in de meest kritische metaallagen van de back-end-of-line (BEOL). Deze metaallagen hebben een alsmaar agressievere pitch, wat verwijst naar de onderlinge afstand tussen de individuele patronen (bv. 32nm). In deze BEOL-lagen worden typisch geultjes gemaakt die in een finale metallisatiestap worden opgevuld met metaal. In deze continue geultjes moeten disconnecties worden voorzien, de zogenaamde block-lagen, die loodrecht op de geulen worden aangebracht. Op deze manier ontstaan kleine metaal tip-tegen-tips. In de industrie wordt gekeken naar verschillende opties om de meest agressieve BEOL-lagen en blocks te patroneren. Eén optie bestaat erin om gebruik te maken van immersielithografie in combinatie met self-aligned quadruple patterning (SAQP) voor de metaallijntjes, en drievoudige patronering (immersie triple patterning) voor de block-laagjes. Voor deze optie is echter een triple block-masker nodig en een drievoudige litho-ets-procesflow. En dat maakt deze oplossing duur en complex. Een andere optie is de BEOL-metaallagen direct met EUV-lithografie (EUVL) te patroneren in een enkelvoudige belichtingsstap. Hoewel deze integratieflow erg eenvoudig en kostenefficiënt is, vormen de kwaliteit en de variabiliteit van het patroon, samen met het maken van geschikte maskers, een grote uitdaging, vooral dan voor de hele kleine tip-tegen-tips. Eén van de alternatieven die imec onderzoekt, is een hybride optie, waarbij immersie-gebaseerde SAQP van de metaallijntjes gecombineerd wordt met een directe print van de block-laag met EUVL waarbij ASML s NXE:3300- scanner gebruikt wordt. 1/5

2 Patronen in metaal2 (32nm pitch) door SAQP + EUV-block te gebruiken (XSEM-beeld) Het imec N7 (in7) EUV-platform Om te kijken of deze SAQP + EUV block -optie geschikt is, maakt imec gebruik van zijn in7-platform. Dit platform werd ontwikkeld om het gebruik van EUVL voor geavanceerde BEOL-lagen te evalueren. Het platform brengt twee lagen in rekening: metaal1, met 42nm pitch, en metaal2, met 32nm pitch en een track -ontwerp van 7,5. De twee metaallagen worden door middel van via1 verbonden met elkaar, door gebruik te maken van een dual damascene procesflow. Het patroneren van zowel metaal1 als via1 kan gebeuren met EUVL in een enkelvoudige belichting. Het in7-platform wordt gebruikt om te kijken of de hybride immersie/euvl-oplossing geschikt is voor metaal2. Optimalisering van ontwerpregels, maskers en etsproces Vooraleer met het printen en evalueren van het patroon kan begonnen worden, zijn er heel wat innovaties gedaan in aanpalende litho-domeinen. Zo heeft imec eerst ontwerpregels ontwikkeld om de mogelijke patroonschema s te ondersteunen. Er werd ook een geschikt resist-materiaal gekozen voor het EUV-block-proces. De impact van deze resist op de zogenaamde optical proximity correction (OPC) is onderzocht, wat leidde tot een 2D OPC full-chip model. Dit model werd samen met andere computationele lithografietechnieken gebruikt om de juiste maskers voor het EUV-block te ontwerpen. Tenslotte werden er ook nieuwe scheikundige verbindingen en integratieschema s voor het etsproces ontwikkeld. Het maken van SAQP-lijntjes en EUV-block SAQP (of self-aligned quadruple patterning) is een dubbele-spacer-techniek die goed is ingeburgerd in de industrie. Kort samengevat maakt dit proces gebruik van een lithografiestap en bijkomende depositie- en etsstappen om spacer-achtige structuren te definiëren. Deze spacer-structuren zijn kleiner dan wanneer conventionele lithografie zou gebruikt worden. Imecs procesflow vertrekt van metaal2-core-lijntjes, een (pre-)patroon van lijnen gemaakt met immersielithografie. Hiervoor wordt gebruik gemaakt van ASML s NXT:1970i immersiescanner. Bovenop dit patroon wordt een laagje spacer-materiaal gedeponeerd. Daarna wordt de spacer-laag geëtst en het core-materiaal verwijderd. Dit tweede core -patroon wordt dan gebruikt als basis om een tweede spacer-structuur te maken, door de sequentie van spacer-depositie, spacer-ets en verwijdering van de core te herhalen. Na deze stappen bestaat elke rand van een core-lijn nu uit een doublet van spacer-lijnen. Het eindresultaat wordt gevormd door groepjes van zes spacer- 2/5

3 lijntjes die een vier keer zo kleine pitch hebben (16nm halve pitch) dan het initiële prepatroon. Dit rooster van lijnen wordt dan overgebracht in het SiN-materiaal, waardoor een patroon van SiN-lijntjes overblijft bovenop een TiN-laag. Illustratie van het in7 SAQP-proces. In een volgende stap worden de block-lijntjes toegevoegd bovenop het SAQP-patroon. Eerst wordt spin-on koolstof (SoC) gecoat bovenop het spacer-patroon. Na resist-coating worden door een EUV-belichtingsstap met ASML s NXE:3300-scanner de details van het block in het resist-materiaal gecreëerd bovenop het SoC-materiaal. Na het etsen van SoC blijven pillaar-achtige SoC block-structuren van 65nm hoogte achter op de spacer-lijntjes. Dit gecombineerde SAQP + block patroon wordt dan gepatroneerd in de onderliggende TiN-laag, die dienst doet als masker (hard mask). Door de geultjes in dit patroon in de onderliggende lage-k diëlektrische laag te etsen en te metalliseren, wordt het uiteindelijke metaal2-patroon bekomen. De breedte van de block-structuren bepaalt de kritische dimensie van de metaal2 tip-tegen-tip. Evaluatie van de kwaliteit en lokale variaties van het patroon Een belangrijk onderdeel van dit werk is het evalueren van de kwaliteit van het patroon (de zogenaamde pattern fidelity) en de variabiliteit. Deze parameters zullen mee bepalen of de voorgestelde oplossingen geschikt zijn voor industriële productie. Bij deze kleine pitches van slechts 32nm kunnen zelfs de kleinste procesvariaties die optreden tijdens het lithografisch proces een enorme impact hebben op de performantie van de uiteindelijke chip. Deze variaties hebben te maken met het al of niet uniform zijn van overlap en kritische dimensies, maar ook met stochastische effecten in het resist-materiaal. De belangrijke parameters zijn de breedte en de lengte van de block-structuren. De breedte van een block op de plaats van een geul bepaalt de resulterende metaal tip-tegen-tip. Target voor het in7-ontwerp is om een kritische dimensie van 21nm metaal tip-tegen-tip te bekomen na het etsen van het lage-k diëlektricum. De experimenten tonen aan dat de kritische dimensie voldoende uniform is over de wafer. Verwacht wordt dat deze, mits verdere fine-tuning, onder de 1nm 3sigma zal blijven. Ook de lokale variatie van de breedte en plaats van het block zijn belangrijk. Zij bepalen de overlapping van het lijn-einde van het metaal met de via die het metaal verbindt met de laag erboven of eronder. De belangrijkste bijdrage tot de lokale variatie blijkt de stochastische ruis te zijn, afkomstig van statistische variaties in de manier waarop de beschikbare fotonen met de resist interageren. Wanneer we deze variatie bij de overlap tellen (de overlap heeft te maken met hoe nauwkeurig de scanner de 3/5

4 verschillende lagen boven op elkaar kan leggen), wordt een error in de plaatsing van de metaal-tip van ~5nm 3sigma behaald. Wanneer bijvoorbeeld geen naburige via s toegestaan zijn, zal er voldoende marge zijn om de metaaltip te plaatsen. Een andere kritische dimensie is de lengte van het block, die bepalend is voor de efficiëntie waarmee de metaalgeul kan ge blokkeerd worden. Een te korte block zal de metaalgeul niet voldoende afsnijden, en een te lange structuur kan naburige metaalgeulen blokkeren. De ideale positie voor het block-einde is halfweg de spacerlijn. Voor de variatie van het block-einde ten opzichte van de spacer-randen is een maximaal budget van +/- 8nm ter beschikking. Grootste verbruikers van dat budget zijn opnieuw de overlap en de stochastische variaties, samen goed voor een lokale variatie van ~6nm 3sigma. Wanneer andere bijdragen (zoals de intra-wafer uniformiteit van de kritische dimensie) klein genoeg kunnen worden gehouden, zal de spacer-breedte (16nm) voldoende marge geven om de SAQP + block technologie voor de in7 node mogelijk te maken. Exacte specificaties kunnen evenwel nog variëren, afhankelijk van het bedrijf en de toepassing. (Links) lengte van het block bepaalt de efficiëntie waarmee de metaalgeul kan geblokkeerd worden, terwijl (rechts) de breedte de metaal tip-tegen-tip bepaalt. Naar EUVL-implementatie voor massaproductie Onderzoekers van imec hebben het gebruik van SAQP in combinatie met een enkelvoudige EUV block-stap onderzocht om kritische metaal2-lagen met 32nm pitch in de back-end-of-line te printen. Een belangrijk besluit is dat de performantie van de ASML NXE:3300 scanner voldoende is om deze metaal2 block-lagen te printen. De resultaten tonen duidelijk aan dat de EUVL-block succesvol kan geïntegreerd worden. Overlap en stochastische effecten blijven echter aandachtspunten en moeten verder verbeterd worden, zeker wanneer de dimensies nog verder worden verkleind. De voorgestelde oplossing biedt een goed alternatief voor SAQP + immersie triple-block patronering van de 32nm metaallaag. Verwacht wordt dat deze hybride oplossing waarbij EUVL gebruikt wordt om het block en de via s te printen, 20% kostenefficiënter zal zijn. Een bijkomende kostenreductie van 3% wordt verwacht van een scenario waarbij alleen EUVL gebruikt wordt in een enkelvoudige belichtingsstap om patronen aan te brengen in de BEOLmetaallagen. Eerste resultaten voor deze EUVL-optie wijzen naar de kwaliteit van het patroon en het maken van het masker als belangrijke uitdagingen. Optimalisaties voor deze EUVL-optie zijn nog gaande. Schaalverkleining van de pitch is niet voldoende om aan alle vereisten voor de foundry N5 technologienode te voldoen. Daarom is ook een co-optimalisatie van de technologie met het ontwerp van standaardcellen meegenomen in de oplossing, waardoor veel kleinere standaard cel-hoogtes worden bereikt. Door deze oplossing mee te nemen, zal de node volledig kunnen worden gedefinieerd. De toename van de wafer-kost (ongeveer 3%) door gebruik te maken van deze zogenaamde schalings-boosters wordt gecompenseerd door een bijkomende schaalverkleining van de oppervlakte met zo n 21%. 4/5

5 Samen met de voorstellen voor ontwerpregels, maskers, fotoresist, etsstappen en metrologie, waarvoor imec nauw samenwerkt met toestel- en materiaalleveranciers, wordt met deze resultaten voor de eerste keer een oplossing voorgesteld om EUVL te implementeren in massaproductie. 5/5